Формирователь адреса

3 СОВЕТСНИХЦИАЛИСТИЧЕСНИХ ЯО УБЛИК (19) (11) 3(51) 0 .0.6 Р. 9/3 ОПИСАНИЕ ИЗОБРЕТЕН ЕЛЬСТВУ АВТОРСХОМ 21) .3470504/18-222) 24.06.82 юл. 9 в.СССР76,содерГОСУДАРСТВЕННЬЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ( 56 ) 1Авторское свидетельствоВ 548863, кл. 0 06 Г 15/34, 192Авторское свидетельство СССРпо заявке Р 3370103/18-24,кл. С 06 Р 9/36, 1981 (прототип).(54)(57) ФОРМИРОВАТЕЛЬ АДРЕСА,жащий счетчик адреса, счетчик итерации, два коммутатора й блок элементов "Исключающее ИЛИ", первый входкоторого подсоединен к первому выходу счетчика адреса, первый и вто;рой выходы которого подсоединенык информационному входу первого коммутатора, адресный вход которого под:соединен к выходу счетчика итера,ции, а его выход подсоединен куправляющему входу второго коммутатора, входы и выходы которого являются соответственно входами и выходами данных. Формирователя, .о тл и ч а ю щ и й с я тем, что, сцелью расширения функциональных возможностей за счет. осуществления муль,типлексирования адресов, он допол-.нительно содержит постоянное запоминающее устройство, два коммутатора, два элемента ИЛИ, формирователь импульсов, демультинлексор и дополнительный счетс(ик, причем первый и второй выхода;счетчика адрасасоединены с первым и вторым входамипервого дополнительного коммутатора,выход которого является первым выходом старших разрядов адреса формиро.вателя и соединен с вторым входомблока элементов "Исключающее ИЛИ"первый выход которого является вторым выходом старших разрядов адрес( ,формирователя, а выходом младших раз рядов адреса формирователя является второй выход блока элементов "Исключающее ИЛИ", первый и второй выходы блока элементов "Исключающее ИЛИ" соединены с первым и вто-рым входами данных счетчика адреса, третий и четвертый входы блока элементов "Исключающее ИЛИ" соединены с соответствующими выходами постоянного запоминающего устройства, вход итераций которого соединен с выходом счетчика итераций, группа управляющих входов постоянного запоминающего устройства соединена с группой выходов дополнительно счет- Я чика и с группой информационных входов второго дополнительного коммутатора, первый и второй адресные входы которого соединены соответственно с первым и вторым входами режима формирователя и с первым и Я вторым адресными входами постоянного запоминающего устройства, первый вход режима Формирователя соединен с первым входом формирователя импуль. сов, второй вход которого соединен с ,выходом первого коммутатора, а выход подсоединен к входу установки счетчика адреса и к первому входу первого элемента ИЛИ, второй вход которого подсоединен к тактирующему входу фор мирователя, выход первого элемента ИЛИ заведен на счетный вход дополнительного счетчика и на информационный вход второго дополнительного коммутатора, выход которого соединен со е счетным входом счетчика адреса, выход переполнения которого соединен с первым входом демультиплексора, второй вход которого соединен с третьим входом режима формирователя, первый и второй выходы демультиплексора соединены соответственно с инкрементным и декрементным входами счетчика итерации, первый вход вто1062703 рого элемента ИЛИ соединен с первымразрядом группы выходов дополнительно счетчика, второй вход второгоэлемента ИЛИ - с вторым входом режима формирователя, а выход соединен Изобретение относится к вычислительной технике, в частности к специализированным вычислительным сред-ствам, которые предназначены дляспектрального анализа. 5Известен блок формирования адресов для устройства, реализующегобыстрое преобразование фурье, содержащий счетчик для формированияадреса верхнего ряда и узел выдачиадресов 1,Недостатком этого устройства является отсутствие средств для мультиплексирования адресов, что существенно ограничивает выбор элементнойбазы ОЗУ устройств, на которые работает это устройство.Наиболее близким по техническойсущности к изобретению является устройство для формирования адресов,содержащее счетчик адреса, счетчик 20итерации счетчик шага преобразования), группу элементов "ИсключающееИЛИ", первый коммутатор второй коммутатор, причем адресный вход первого коммутатора соединен с выходом 25счетчика итерации, а информационныйвход коммутатора соединен с выходомсчетчика. Выход первого коммутатора соединен с адресным входом второго коммутатора. Кроме того, выходы счетчика адреса и группы элементов Исключающее ИЛИ являются выходами устройства 2 .Недостатком известного устройства является то, что оно не позволяет формирование адресов в случаеработы блока на память с мультиплексируемым адресом, т.е. когда полныйадрес состоит из двух равных частейи они подаются на память по одними тем же адресным шинам последова"тельно один за другим. Кроме того,блок этот не применим и в том случае, когда необходимо формироватьадреса для одного блока памяти, т,е.когда и верхние и нижние адреса необходимо формировать на одной адрес-.ной шине,Цель изобретения - расширениефункциональных воэможностей устройства за счет осуществления мульти - 50плексирования адресов.Поставленная цель достигаетсятем, что формирователь адреса, сос третьим входом первого дополнительного коммутатора, первый выход счетчика адреса являетсяадресным выходом формирователя. держащий счетчик адреса, счетчикитераций, два коммутатора и блокэлементов "Исключающее ИЛИ" первыйвход которого подсоединен к первомувыходу счетчика адреса, первый ивторой выходы которого подсоединенык информационному входу первого коммутатора, адресный вход которогоподсоединен к выходу счетчика итераций, а его выход подсоединен куправляющему входу второго коммутатора, входы и выходы которогоявляются соответственно входами ивыходами данных формирователя, доFолнительно содержит постоянное запоминающее устройство, два коммутатора, два элемента ИЛИ, формировательимпульсов, демультиплексор и дополнительный счетчик, причем первыйи второй выходы счетчика адреса соединены с первым и вторым входами первого дополнительного коммутатора,выход которого является первым выходом .старших разрядов адреса Формирователя и соединен с вторым входомблока элементов "Исключающее ИЛИ";первый выход которого является вторым выходом старших разрядов адреса формирователя, с выходом младшихразрядов адреса Формирователя является второй выход блока элементов"Исключающее ИЛИ", первый и второйвыходы блока элементов "Исключающееили" соединены с первым и вторымвходами данных счетчика адреса, тре.тий и четвертый входы блока элементов "Исключающее ИЛИ" соединены ссоответствующими выходами постоянного. запоминающего .устройства, входитераций которого соединен с выходом счетчика итераций, группа управляющих входов постоянного запоминающего устройства соединена сгруппой выходов дополнительного счетчика и с группой информационных вхо;дов второго дополнительного коммутатора, первый и второй адресныевходы которого соединены соответственно с первым и вторым входами режима формирователя и с первым и вторымадресными входами постоянного запоминающего устройства, первый входрежима Формирователя соединен с первым входом формирователя импульсов,второй вход которого соединен с вымультиплексированием; генерированиеадресов на два адресных выхода(18 и 19), (20 и 21) без мультиплексирования; генерирование адресов надва адресных выхода (19 и 21) с мультиплексированием. При этом сначаларасмотрим устройство для генерирования адресов для прямого преобразо.вания, затем для цифроинверсноговарианта ( фиг. 3) .0 При выполнении первой функциина входах 15 - 17 должны быть установлены единицы. Единицана входе15 соответствует прямому преобразоанию (фиг. 2), при этом демультиплексор 4 пропускает сигнал, поступающий по второму входу на инкрементный вход счетчика 2 итерации.Единица на 16 входе открывает формирователь 11 импульса и совместнос единицей на 17 входе открывает чет.- вертый канал коммутатора 13. Крометого, единица на входе 17 блокирует элемент ИЛИ,8, т,е. на выходеэтого элемента всегда "1", котораяв коммутаторе 7 держит в открытомположении второй канал, что обеспечивает подачу на второй вход вто-рой половины элементов "ИсключающееИЛИ" 6 значения старшей половинысчетчика 1, а значение младшей половины счетчика непосредственно подано на второй вход первой половиныэлементов "Исключающее ИЛИ". Следо -вательно, адрес на выходах 18 и 19зависит от того, что подано на пер-вые входы элементов "Исключающее ИЛИ,При подаче на первый вход этих элементов нулей на их выходе установится адрес верхнего ряда, а если подать унитарный код номера итерации,то на выходах 18 и 19 сформируетсяадрес нижнего ряда. Именно на этомосновании возможно генерированиеадресов верхнего и нижнего рядана одном адресном выходе. "Прошивка" ПЗУ 5 составлена так, что приединицах на входах 16 и 17 выбор нулевых содержимых или унитарного кода текущей итерации управляется выходом счетчика 3Рассмотрим в динамике генерацию ,адресов для одной базовой итерации.Пусть это.для определенности будетвторая базовая операция на третьейитерации. Тогда двоичное представление цифры "2" с выхода счетчика 1подается на элементы "ИсключающееИЛИ", так как при этом счетчик 3имеет нулевое значение. То из ПЗУ 5выбирается содержимое ячейки поадресу 101100.В таблице приведена "Прошивка"ПЗУ.Из таблицы находим, что содерб 5 ходом первого коммутатора, а выходподсоединен к входу установки счетчика адреса и к первому входу первого элемента ИЛИ, второй вход которого подсоединен к тактирующемувходу формирователя, выход первогоэлемента ИЛИ заведен на счетный вход-доПолнительного счетчика и на информационный вход второго дополнительного коммутатора, выход которогосоединен со счетным входом счетчика адреса, выход переполнения которого соединен с первым входом демультиплексора, второй вход которогосоединен с третьим входом режима формирователя, первый и второй выходы 15демультиплексора соединены соответственно с инкрементным и декрементнымвходами счетчика итерации, первыйвход второго элемента ИЛИ соединенс первым разрядом группы выходовдополнительного счетчика, второйвход второго элемента ИЛИ - с вторым входом режима формирователя,а выход соединен с третьим входомпервого дополнительного коммутато-ра, первый выход счетчика адреса Рявляется адресным выходом формирователя.На фиг. 1 приведена блок в схеустройства; на фиг. 2 - прямойграф алгоритма быстрого преобразования Уолша, на фиг. 3 - цифроинверсный граф этого алгоритма, нафиг. 4 - элементарная (базовая) операция преобразования, на фиг. 5временная диаграмма управляющего 35сигнала, снимаемого с формирователяимпульсов на фиг. 6 - приведенграф алгоритма преобразования Уолшапри параллельном генерирования адресов. 40Формирователь адреса содержитсчетчик 1 адреса, счетчик 2 итера,ции, дополнительный счетчик 3,демультиплексор 4, постоянное запоминающее устройство (ПЗУ) 5, блок 6 45элементов "Исключающее ИЛИ", первыйдополнительный коммутатор 7., второйэлемент ИЛИ 8, первый коммутатор 9,второй коммутатор 10, формирователь11 импульсов, первый элемент ИЛИ 12, 50второй дополнительный коммутатор 13,тактирующий вход 14 устройства,вход 15 режима (признака варианта),входы 16 и 17 режима (признаковфункции) устройства, выходы 18-21выдачи .адресов, входы 22 и 23 потока данных, выходы 24 и 25 потокаданных. Работу устройства рассмотрим в следующей последовательности; генери бО рование адресов верхнего и нижнего ряда на один адресный выход (18 и 19) беэ мультиплексирования, генерирование адресов верхнего и нижнего ряда в один адресный выход (19) с жимое равно 000, следовательно верхний адрес равен 0010. По следующему такту по входу 14 сигнал через элемент ИЛИ 12 поступает на счет 1062703ный вход счетчика и наращивает на единицу. А это в свою очередь влечет изменение адреса ячейки ПЗУ 5 которое будет 101101. Содержимое 100, а следовательно адрес нижнего ряда будет 1000 ф 010 = 110. Как видно иэ графа фиг, 2 , именно такой адрес у операнда нижнего .ряда. При следующих двух тактовых импульсах по входу 14 легко увидеть, что адреса повторяются. Это необходимо 10 для загрузки результатов базовой оцерации ОЗУ по тем же адресам, по которым осуществляется выбор операн дов, На следунццем такте второй разряд счетчика 3 инвертируется, задний 15 фронт этого сигнала через коммутатор 13 наращивает счетчик 1 на едийицу, а это соответствует переходу на следующую базовую операцию, и начинается генерация адресов для этой операции.Если посмотреть на граф на фиг. 2, то можно увидеть, что содержимое счетчика 1 изменяется кусочно-линейно, причем линейная группа адресов те, адреса, которые отлиотличаются от предыдущего на едийицу) постоянна на итерации и возрастает в два раза на последующей итерации. Счетчик 1 необходимо перестраивать на начальный адрес линейной группЫ. Это осуществляется коммутатором 9, Из графа видно, что такую перестройку надо производить каждый раз при появлении единицы в разряде счетчика 1, соответствующем номеру ите-35 рации, Поэтому в силу соединения коммутатора 9 со счетчика 1 и 2 единица на выходе. коммутатора 9 появляется именно в момент перестройки счетчика 1. А суть перестройки 40 заключается в том, что в счетчик 1 заносится адрес нижнего ряда текущей базовой операции и наращивается на "Единицу". Сигнал записи в счетчик 1 по переднемУ Фрбнту еди ницы на выходе коммутатора 9 формиру ется формирователем 11 импульса, задним фронтом которого через элемент ИЛИ 12 счетчик 1 наращивается на единицу, Дальше устройство работает как описывалось. Признаком конца итерации является сигнал переполнения счетчика 1, который увеличивает на единицу номер итерации на счетчике 2 через демультиплексор 4, а сам обнуляется и возвращается к 55 нулевому адресу следующей итерации.Рассмотрим вторую Фуйкцию устройства, при которой на входе 17 уста" новлено нулевое состояние. Это состояние открывает элемент ИЛИ 8 для 60 прохождения сигналов по его первому входу, т.е. в зависимости от первого разряда счетчика 3 коммутатор 9 открывает первый или второй канал, У коммутатора 13 открыт третий канал,т.е. счетчик 1 наращивается по пере-полнению третьего разряда счетчика 3. В этой функции ПЗУ 5 при 000 на счетчике 3, как видно из таблицы выставляет на выходе нули, а коммутатор 7 коммутирует первый канал, т.е.на второй вход элементов "Исключающее ИЛИ" 6 подает содержимое младшей половины, следовательно на выходе 19 имеет младшую половину адреса верхнего ряда. Это же состояние у ПЗУ 5 и при 001, а коммутатор 7 коммутирует на вход элементов б старшую половину счетчика 1, Следовательно, на выходе 19 появляется старшая половина адреса верхнего ряда. Но при следующей комбинации 010 ПЗУ 5 выставляет на втором выходе младшую половину унитарного кода и так как с выхода коммутатора снимается младшаяполовина счетчика 1 "0" в первом радряде счетчика 3) на выходе 19 Формируется младшая половина адреса нижнего ряда и при следующей комбинации 011 - старшая половина, а по первому выходу ПЗУ 5 выставляет младшую половину унитарного кода номера итерации, так же как в предыдущей Функции. Следовательно на выходе 18 будут младшие разряды адреса нижнего ряда, а на выходе 19 поочередно появляются млад. шие и старшие разряды адресов верхнего и нижнего ряда, причем при старших разрядах адреса нижнего ря" да на выходе 19 на выходе 18 формируются младшие разряды, что весьма важно. при переустановке счетчика 1, В остальном работа устройства совпадает с работой при первой функции.устройство выполняет третью фунК- цию, когда на входе 16 установлен "О," При этом Формирователь 11 импульса оказывается заблокированным потому, что при генерировании адресов верхнего и нижнего ряда не возникает необходимости переустановки счетчика 1. У коммутатора 13 открыт первый канал, тактирующие импульсы с входа 14 одновременноподаются на счетчики 1 и 3, сигналом единичного уровня элемент ИЛИ 8 заблокирован так же, как и в первом случае. Поэтому на выходах 20 и 21 в этом случае всегда содержимое счетчика является адресом верхнего ряда а адрес нижнего ряда снимается с выходов 18 и 19, причем с выхода 18 - младшие разряды, а с выхода 19 - старшие разряды адреса нижнего ряда.ПЗУ 5 дешифрирует,номер итерации как 2 -1, где М - номер итеракции. Отсюда адрес нижнего ряда на элементах б формируется как сумма по Ьо 3 2 текущего адреса верхнего адреса и комбинации 2" -1, Граф для этого случая приведен на фиг.4. В прямоугольниках, которые располо1062703 Уродолжение таблицы жены на узлах графа, указаны адре са ячеек, в которые эасылаются, а на следующей итерации выбираются операнды. Самый старший разряд от делен от остальных разрядов для того, чтобы подчеркнуть номер блока ОЭУ, адресом которого является -данный адрес. Особенность генерирования адресов при этой функции заключается в том, что данные на предыдущей итерации должны распределяться 10 так, чтобы на последующей итерации можно было бы обеспечить-одновременную выборку операндов-базовой операции. Это возможно только тогда, когда операнды базовой опе рации размещены в разных блоках ОЗУ. Поэтому не достаточно только формирования адреса нижнего ряда в виде суммы по по 3 2 текущего значения адреса верхнего ряда и комбина ции 2 -1, но еще необходимо управление потоком данных, которое обеспечивается коммутатором 10 управляемым коммутатором 9. Отметим, что в этой функции предлагаемое устройст 4 во работает абсолютно идентично известному.И наконец, рассмотрим последнюю функцию, которая во многом совпадает с вторым случаем. Различия только в том, что адреса верхнего ряда .снимаются с выхода 21, а нижнего,. ряда - с выхода 19. Счетчик 1 адреса наращивает свое содержимое по переполнению счетчика 3. Коммутатор 9 и 10 работают так же, как в третьей 35 функции.Для цифроинверсных, вариантов (фиг. 3) на входе 15 установлен "0", При этом счетчик 2 работает в декрементном счете реверсивном). Сле довательно в исходном состоянии вэтом варианте счетчик 2 имеет максимальное значения, т,е. 111Поэтому генерирование адресов начинается относительно прямого вариан та с последней итерации, а при пере. ходе на следующую итерацию из счетчика 2 вычитается единица. В осталь. ном нет никаких различий в работе устройства.Данный формирователь адреса об ладает широкими Функциональными возможностями, использование его обеспечивает широкий выбор вариантов реа лиэации устройств для быстрого ортогонального преобразования. 55 0 00 0 0 0 0 Г10 0011 0000 00 00 0 ОО 00 0 0 0 0 0 110 0 10 00 01 10 11 00 11 01 О 00 0 0 0 6 00 01 10 11 00 00 00 00ОО ОО 00 001062703 Составитель Г. Пономареваор Н. Лазаренко Техред Т,Иаточка Корректор В. Бутяг Подписное ССР ал ППП фПатент", г. Увгород, ул. Проектная, 4 10219/50ВНИИПИ Госудпо делам из113035, Москва Тир.аж 7 ственного ретений и Ж, Раушомитета ткрытий кая наб