Логическое запоминающее устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(51)М. Кл. С 11 С 15/00 Государственный комитет СССР по делам изобретений и открытий, б (088. 8) Дата опубликования описания 15.10.79ена Ленина пол имени М.И.Кали 4) ЛОГИЧЕСК ОМИНАЮ РОИСТВО и Предлагаемое устройство относитсяк области вычислительной техники иможет быть использовано при построении вычислительных машин,Известно постоянное запоминающееустройство, содержащее дваадресночисловйх регистра, управляющий входпервого из которых соединенс выходом первого разряда регистра адреса,а управляющий вход второго - с выходом второго разряда регистра адреса:выходы первого адресно-числового регистра соединены с адресными входамипервых разрядов блоков памяти,а выходы второго в .с адресными входами вторых разрядов блоков памяти 1.Известно устройство хранения ипреобразования информации, содержащее элементы памяти, выходы которыхсоединены с соответствующйми информационными входами регистра числа, регистров первого и второго операндов,выход каждого разряда регистра числасоединен с информационным входом соответствующего элемента памяти, первый и второй управляющий входы которого являются первым и вторым управляющими входами устройства, выходыразрядов регистра адреса соединены Фс соответствующими адресными входамиэлементов памяти, первый и второйадресные входы которых соединены спервым и вторым выходами коммутаторов,первый и второй информационные входыкоторых соединены с:выходаэ соответствующих разрядов регистров первогои второго операндов, а третий и четвертый информационные входы коммута"торов соединены с выходами первогои второго разрядоврегистра адресасоответственно, первый, второй итретий управляющий входы коюутаторов являются третьим, четвертымпятым управляющими входами устройства 2.Недостатком этйх устройств является низкая производительность привыполнении операций суммирОвания ивычитания. вследствие многократноговыполнения поразрядных логическихопераций и операций сдвига.Предлагаемое устройство позволяетустранить отмеченный недостаток.Это достигается тем, что, с цельюповышения быстродействия устройства,оно содержит дополнительный блоккоммутации, первый и второй информационные входы которого соединеныс выходами первого и второго разряда регистра адреса, первый и второй, информационные выходы - с третьим и четвертым информационными входами коммутаторов, а управляющий вход - с шестым управляющим входом устройства, информационный вход каждого коммутатора,кроме первого, соединен с информационным выходом предыдущего коюсутатора, а информационный выход последнего коммутатора является инФормационным выходом устройства.Блок-схема предложенного устройства представлена на чертеже. Логическое запоминающее устройство содержит регистр 1 первого операнда., регистр 2 второго операнда, коммута"торы 3, блок 4 коммутации, регистр 5 адреса, элементы б памяти с разрядной органйзацией и встроенными де-. шифраторами адреса, и регистр 7 числа. Выходы 8 элементов б памяти подключены к информационным входам соответствующих разрядов регйстра 7 числа, а также регистров 1 первого и 2 второго операндов. Информационные входы 9 элементов б памяти соединены с выходами соответствующих разрядов регистра 7 "числа, а адресные входы 10, за исключением первых двух,-с соответствующими выходами регистра 5 адреса. Через нход 11 заполняется регистр 5 адреса. Первые два адресные входа 12 и 13 элементов б памяти связаны через коммутаторы 3 с выходами первых двух разрядов 14 и 15 регистра 5 адреса и с ныходами 16 и )7 регистров 1 первого и 2 второго операндов таким образом, что первый адресный вход 12 1-го элемента б памяти соединен через 1-й коммутатор 3 как с выодом первого разряда 14 ре" . гистра 5 адреса (через блок 4 кбммутации), таки с выходом 16 х-го разряда регистра 1 первого операнда, и аналогично второй адресный вход 13 1-го элемента 6 памяти соединен через1-й коммутатор 3 как с вйходом второго разряда 15 регистра 5 адреса.(через блок 4 коммутации), так и свыходом 17 1-го разряда регистра 2второго операнда.Первый и второй управляющий. входы устройства соединены с первым 18 и вторым 19 упранляющими входами элементов . б памяти, на которые поступают сигналы запись и 1 считывание".Каждый коммутатор 3 имеет выход20, соединенный с входом 21 аналогичного коммутатора н соседнем старшем разряде. Выход 20 коммутатора старшего разряда является информационнымвыходом устройства. Коммутаторы 3 реализуют коммутацию адресных сигналов первых двух адресных входов эле-ментов б памяти и волну переноса.,Первый 22, второй 23 и третий 24управляющий входы коммутаторов 3 являются третьим, четвертым и пятымуправляющими входами устройства.Блок 4 коммутации коммутирует адрес"ные сигналы с выхода первого разряда14 и второго разряда 15 регистра 5 5 адреса с помощью сигнала на управляющем входе 25, который является шестымуправляющим входом устройства, Выходы26 и 27 блока 4 коммутации соединеныс третьим и четвертым информационным 10 входами коммутаторов 3 соответственно.Блок 4 коммутации и коммутаторы 3 ны"полняют следующие логические функции:- Х Х1 Ъ 27 17 23 го н хвггде индексы переменных соответствуют0 " номерам позиций на чертеже.Предлагаемое устройстно работаетв "разных режимах,1. Считывание слова из элементовпамяти в регистре 7 чйсла, в регист 1 или в регистр 2. Адрес слова по-:дается на регистр 5 адреса и, приналичии управляющего сигнала на"входе 25, выходйпервых двух разрядоврегистра адреса подключаются черезблок коммутации и коммутаторы к первым двум адресным входам элементовпамяти, а остальные выходы регистраадреса непосредственно связаны с адресными входами 10 элементов памяти.Затем производится считывание, и вы-.бранное слово поступает на регистрчисла, регистр 1 или регистр 2.,2. Запйсь слова в элементы памятииз регистра числа.Адресные входыэлементов памяти устанавливаются как40 в режиме считывания. Зайисываемоеслово находится в регистре числа, ив режиме записи заносится в выбраннуюадресом ячейку.3. Выполнение логической операции.45 ,цля этого программным путем в элементах памяти выделено любое число сегментов по 4 ячейки в каждом и произведена настройка каждого из выделейных сегментов нЬ выполнение любойдвухместной логической операции одно-временно во всех разрядах, то естьн каждом выделенном сегменте находится таблица(результаты) данной логической Функции, местоположение которой в элементах памяти определяетсяадресными сигналами на входах 10 элементов памятиСледует отметить, чтосчитывание производится без разрушения информации. На,регистры 1 и 2подаются операнды, над которыми не 60 обходимо выполнить логическуй опера"цию. Выходы 16 и 17 регистрон 1 и 2подключаются через коммутаторы 3 поддействием управляющих сигналов навходах 22 и 23 к соотнетстнующим пер 65 ным двум адресным входам 12 и 13 эле20 где ментов памяти, Затем производится считывание и содержимое ячеек таблицы поступает на регистр числа.4, Выполнение логической операции с использованием схемы сквозного переноса. Схемой сквозного переноса явля ется составная часть коммутаторов 3. Она используется при выполнении арифметических операций сложения и вычитания. Слово переноса 1-го разряда П, вычисляется пс Формуле Оп,.та;па ев 1 п,.;и,.в и. т, где Г =аЬ.; Р =а 9 Ь и реализуется схемным способом (см. на Функцию 3 р коммутаторов) . При этом в 15 регистре 1 должна находиться Функция Г и в регистре 2 -. Г . При выполненйи операций сложения сумма 8 вычисляется однократным суммированием по модулю 2 по формуле5=1 а.йЬ )95 - Г ЕППоскольку содержимое регистра 2 при распространении волны переноса совпадает с одним слагаемым (Г) суммы Я, логическаяоперация сложенияпо модулю 2 производится сразу же после ее распространения. Операция сложения двух чисел производится сле" дующим. образом. Предварительно вы числяются при режиме Р 3 функции Г и Р, и размещаются их результаты в регйстрах 1 и 2 соответственно. Затем на регистр адреса поступает код Функциифсложение по модулю 2 р,.и с использованием этого адресафф таб" лицы (без использования первых двух разрядов) и управляющих сигналов на входах 24 и 23, подключающих к первому адресному входу 1-го элемента памяти перенос предыдущего разряда 40 П , и ко второму адресному входу 1-го элемента памяти вйход 1-гот раэ" ряда регистра 2 соответственно, производится считывание, и сумма Я по" ступаетна регистр числа. Функцион" нальная микропрограмма сложения имеет следующий вид:НАЧАЛОР 1 г=НА 3)Р 21=Н А д 3 ) 50Р 4 з =Н Р 1 к Р 2 6 ) р Р 1 С 1) 3 фНА 3:=Р 4 юР 4: =И Г д, Р 2 1) р Р 1 С 4) 3 еНАо 3 г=Р 4;Р 13=НАз 3 т55Р 2 ф=НАо 3Р 4: =Н Р 2 Р 2,1) П с 1-4) 3 )Н А 3 з =Р 4 тКОНЕЦРЧ - регистр числа;Р 1 и Р 2 в регистр 1 первого и 2 60второго операндов;Нп 13 - содержимое ячейки Н поадресным сигналам1 п; Г - адресный код функцииГ и Г, Ад,Б,О- адрес ячеек операндов.1 н 2, суммы и промежуточного результата со"ответственно.Выше описанная схемная реализацияпереноса и микропрограмма используется также для вычисления заема и разностй при выполнении операции вычитания.Слово заема 1-го разряда 3 вычисляется по формулее,т: а. Ь т (а е Ь 1 в.,р:т .т, вгде Рэ=аЬ и Г, =(а.19 Э.1)Разность двух чисел определяетсяФормулой Р= (с 1 .В Ь, О+= Г.Е+Л; .Структура формул какпереноса П изаема , так и, суммы Б и разностиР одинакова, Выполнение сложения отличается от выполнения вычитаниятолько тем, что при выполнении сложения используются функции Р и Г 2,а при вычитании - Функции Г и Г 4,что скажется только на микропрограмме при адресации таблицпо входам10, а не отражается в аппаратурнойорганизации устройства.В данном устройстве, при необходимости выполнения различных двухместных операцИй, должно быть выделено в элементах памяти сегментовпо 4 ячейки в каждом. Оставшаясяосновная) часть элементов памяти используется для хранения информации.В сравнении с известными устройствами данное устройство выполняет арифметические операции сложения и вычитания более чем в 6 раэ быстрее при незначительном увеличении стоимости устройства.Формула изобретенияЛогическое запоминающее устройство, содержащее элементы памяти, выходы которых соединены с соответствующими йнфоримациойнымпи входами регистра числа, регистров первого и второго операндов, выход каждого разряда регистра числа соединен с тлнформационным входом соответствующего элемента памяти, первый и второй угравляющий входы которого являются первым и вторым управляющими входами устройства, выходы разрядов регистра адреса соединены с соответствующими адресными входами элементов памяти, первый,и второй адресные входы которых соедйнены с первым и вторым выходами коммутаторов, первый и второй информационные входы которых соединены с выходами соответствующих разрядов регистров первого и второго операндов, первый, второй и третий управляющий входы коммутаторов яв691926 НИИП И Заказ 6 2 26/ Подпнсно Тираж 68 Уж д, ул. Проектная,4 лиал ППП Патент ляются третьим, четвертым и пятымуправляющими входами устройства соответственно, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия устройства оно содержитдополнительнйй блок коммутации, первый и второй информационные входыкоторого соединены с выходами перво-го и второго разряда регистра адреса, первый и второй информационныевыходы - с третьим и четвертым информационными входами коммутаторов,а управлянИций вход - с шестым управляющим входом устройства, информационный вход каждого коммутатора,крме первого, соединен с информационным выходом предыдущего коммутатора, а информационный выход последнего коммутатора является информационным выходом устройства.Источники информации,принятые во внимание при экспертизе1. Авторское. свидетельство СССРР 494768, кл. С 11 С 27/00 от25.07.74.2, Авторское свидетельств СССРпо заявке Р 2348576/18-24,кл. С 11 С 15/00 от 10,05.77.