Процессор

) ПРОЦЕССОР и выь ися к обла может бы стности в аботки ос выборки храненияэти па ких бл том овной запомиключей мяти оков льно устройколь жены отд ываюшего 30 Изобретение относитс ислительной техники и ользовано в ЭВМ, в ча случае когда время выр памяти больше времени наюшего устройства для защиты основной памят реализованы в виде нес и конструктивно распол от центрального обраба ства./Известны ЭВМ, у которых осушествляется зашита основной памяти по ключу1 21 . Процессоры содержат обычно . память ключей защиты, в которой хранится специальная информация - ключи блоков основной памяти, с помощью которых осуществляется защита основной памяти от несанкционированногодоступа и оши,бочного изменения ее содержимого.Наиболее близким техническим решением к данному изобретению является процессор, который содержит центральное обрабатываюшее устройство, и блоков оперативной памяти с регистрами считывания, й блоков памяти ключей зашиты, блок сопряжения и управления памятьюсостоящий из регистра данных, выходы которого подключены в информационным входам центрального обрабатывающего устройства, увел управления оперативной памятью, выходы которого подключены к управляющим входам блоков оперативной памяти и памяти ключей зашиты, из схемы сравнения ключей, к одному из входов которого подключен регистр ключа зашиты, а выход ее подкдючен к центральному обрабатывающему устройству 31;Недостаток этого процессора в том, что память ключей зашиты имеет свои отдельные интерфейсы (шины считывания и записи) и регистр данных, а также1 в сложной схеме приема в регистр данных основной памяти, так как необходимо обеспечить выбор информации из того блока оперативной памяти, к которому3 691было обращение. Кроме того прн организации многомашинной системы с общимполем памяти. в каждом процессоре нужнопредусматривать дополнительную аппаратуру для наращивания памяти ключейна величину, соответствующую увеличению объема общей памяти и дополнительную коммутацию или перемонтаж приизменении объема общей памяти.целью настояшего изобретения яв Оляется сокращение оборудования.,Указанная цель достцгается тем, чтов процессор введены группы элементовИЛИ, причем первый и второй входыэлементов ИЛИ первой группы подключены к первой группе инфбрмационных выходов регистров считывания, первые и вторыевходы элементов ИЛИ второй и третьейгрупп подключены к второй группе информационных выходов регистров считывания и выходам памяти ключей защиты соответственно, первые и вторые входы элементов ИЛИ четвертой группыподключены к выходам элементов ИЛИвторой и третьей групп соответственно,25выходы элементов ИЛИ четвертой группы подключены к второй группе информационных разрядОв регистра данных и кпервому входу схемы сравнения ключей30зашиты, выходы элементов ИЛИ первойгруппы подключены к первой группе информационных разрядов регистра данных,первый выход центрального обрабатывающего устройства (БОУ) подключен квходу регистра данных, третий выход35-=-.БОУ подключен к адресным входам блоков опреативной памяти и блоков памяти ключей зашиты, второй выход БОУподключен к входу узла управления, первый выход которого подключен к управляющим входам блоков оперативной памяти и блоков памяти ключей защиты,а также к управляющим входам регистров считывания, второй выход узла управления подключен к управляющим входам блоков памяти ключей зашиты и блоков оперативной памяти,На чертеже изображена блок-схемапроцессора. 50Выходы блоков 1 оперативной памятиподключены к входам регистров 2 считывания, а каждый из К выходов 3 регистра считывания каждого блока опера-.тивной памяти подключен через один из,элементов ИЛИ 4 первой группы к соответствующим входам регистра 5 данных.К выходов 6 регистра данных подключенык информационным входам блоков 1. Каж 859 4дый из Е выходов 7 регистра считывания каждого блока 1 подключен к одному из входов С элементав ИЛИ 8 второй группы, к другому входу которых подключен один изинформационных выходов блоков 9 памяти ключей защиты. Выходы всех элементов ИЛИ 8 второй группы подключены через группу элементов ИЛИ 10 к соответствуюшим Р младшим разрядам регистра данных и к входам схемы 11 сравнения, к остальным входам которой подключены выходы центрального обрабатывающего устройства (БОУ) 13. Выход схемы 11 сравнения подключен к БОУ 13, 0 выходов 14 младших разрядов регистра данных подключены к информационным входам блоков 1 и 9. Выход 15 регистра данных подключен к БОУ 13. Выход 16 подключен к узлу управления 17, выход 18 чтение. которого подключен к входам установки в ноль регистров считывания и также, как и выходы 19 (один запись, другой - "тип памяти") подключены к соответствующим" управляющим входам всех блоков 1 и 9, Все выходы 20 ЦОУ 13 подключены к адресным входам всех блоков 1, а старшая часть выходов 20 БОУ 13 подключена к адресным входам блока 9. Информационные выходы 21 БОУ 13 подключены квходам регистра 5 данных.В предлагаемом процессоре основная память может наращиваться блоками.Каждый блок 1 оперативной памяти содер , жит соответствующий ему по объему блок 9 памяти ключей защиты, что исклю чает проблемы, связанные с приведением в соответствие объема основной памяти и памяти ключей зашиты при создании многомашинной системы с общим полем памяти. Так как быстродействие памяти ключей защиты выше,чем оперативной памяти, используется общий интерфейс (шины считывания, записи, адреса) для основной памяти и памяти ключей защиты (ПКЗ), При обращении к блоку 1 БОУ 13 выдается адрес с выхода 20 и через узел 17 управления в блок 1 выдаются управляющие сигналы чтение" и тип памяти. Сигнал чтение сбрасывает регистры 2 считывания всех блоков 1 и запускает один из блоков 1 и 9, В нашем примере время цикла блока 9 принято в 4 раза меныие, чем время цикла основной памяти, поэтому информацяФ из ПКЗ появляется в первом такте с момента обращения к основной памяти, а691859 6данных, так как в противном случае вместо элементов ИЛИ 4, 10 и 8 нужныбыли бы более сложные схемы селекторов.Все это ведет к сокрашению оборудования процессора, Кроме того при органнаации многомашинной системы с обшимполем памяти ненужно в каждой ЭВМпредусматривать дополнительную аппаратуру для наращивания памяти ключей 1 О защиты на величину, соответствующуюувеличению объема обшей памяти, и дополнительную коммутацию или перемонтаж при изменении объема общей памяти.15 Процессор, содержащий о блоковоперативной памяти, б блоков памяти ключей защиты, г 1 регистров считывания информации из оперативной памяти, регистр данных, схему сравнения ключей зашиты, узел управления, центральное обрабатывающее устройство (ЦОУ), первый вход которого соединен с первым выходом регистра данных, второй вход ЦОУ подключен к выходу схемы сравнения ключей защиты, информационные выходы блоков оперативной памяти подключены к входам соответствующих регистров считывания, второй информационный выход регистра данных подключен к входам й блоков оперативной памяти, а 35третий информационный выход подключен к входам блоков памяти ключей аашиты и входам блоков оперативной памяти, четвертый выход ЦОУ подключен к второму входу схемы сравнения ключей защиты, о т л и ч а ю щ и й с я тем, что, с целью сокращения оборудования, в него введены группы элементов ИЛИ, причем первый и второй вхо ды элементов ИЛИ первой группы подключены к первой группе информационных регистров считывания, первые и вторые входы элементовИЛИ второй и третьей групп подключены к второй группе информационных выходов регистров считывания и выходам памяти ключей ,аашиты соответственно, первый и вторые входы элементов ИЛИ четвертой группы подключены к выходам элементов ИЛИ второй и третьей, групп соответственно, выходы элементов ИЛИ четвертой группы подключены к второй группе информационных разрядов регистра данных и к первому входу схемы сравнейия ключей 5йз блока оперативной памяти - в кбнцевторого такта, Поэтому наложение информации из блока 9 и блока 1, поступающей по одним и тем же шинам ис 1ключено. Данные, представляющие собойключ памяти, иа блока 9 через группуэлементов ИЛИ 8, 10 в регистр 5 данных не принимаются, а поступают на второй вход схемы 11 сравнения. И еслиэтот ключ не равен ключу защиты программы, то с выхода схемы сравнениявыдается сигнал, поступающий в ЦОУ 13и вызывающий прерывание в процессоре,Информация одного блока 1 памяти, запущенного при данном обращении череагруппы элементов ИЛИ 4, 8 и 10 поступает на соответствующие входы регистра 5 данных и принимается в него вконце такта, В такте записи (регенерации) иа ЦОУ 13 через узел 17 управления выдается сигнал запись" и признак "память ОП", и производится записьинформации из регистра 5 данных в блок1, к которому было обращение при чтении.Существуют также специальные команды, выполняющие запись и чтение данныхиз памяти ключей в ЦОУ 13. При чтении.ключа памяти ЦОУ 13 череа уаел 17управления выдается сигнал чтение повыходу 18 и признак память ключей"по выходу 19. Сигнал чтение" на выходе 18 сбрасывает регистры 2 считывания, данные из соответствующего блока 9 через группы элементов ИЛИ 8 и10 поступают в младших разрядов ре гистра 5 данных, а из регистра данныхпередаются в ЦОУ 13,При выполнении команды записи клю-.ча памяти из ЦОУ 13 по выходам 19выдается сигнал запись" и признак"память ключей. Ключ памяти иа ЦОУ13, переданный в предыдущем такте вмладшие разряды геристра 5 данныхвследующем такте из регистра данныхзаписывается в блок 9.При использовании предлагаемогоизобретения отпадает необходимость вотдельном интерфейсе и регистре данныхдля памяти ключей защиты, упрощаетсявыполнение команд чтения и записи ключа памяти 1 упрощаются микропрограммыэтих команд). Наличие сбора регистровсчитывания при каждом обращении к основной памяти исключает наложение информации от рааличных блоков памяти,так как запускается только выбранныйблок памяти, что упрощает реализациюсхемы приема информации в регистр формула иаобрете н ия8оставитель Т. Ламаинаехред О. Андрейко Корректор Н, Стец Б. Герце 0 каа 6218/40 ЦНИИПИ Го по делам 113035, МТираж аарственног иаобретени сква, ЖПодписноССР комитета С открытий аущская на"Патент, г. Ужгород, ул. Проектная 4 иал 7 691 аащиты, выходы элементов ИЛИ первой группы подключены к первой группе информационных разрядов регистра данных, первый выход ЦОУ подключен к входу регистра данных, третий выход ЦОУ подключен к адресным входам. блоков оперативной памяти и блоков памяти ключей зашиты, второй выход ЦОУ подюпочен к входу узла управления, первый выход которого подключен к управляющим входам блоков опера О тивной памяти и блоков памяти ключей аащиты, а также к управляющим входам регистров считывания, второй выход уала управления подключен к управляющимвходам блоков памяти ключей аащптыи блоков оперативной памяти,Источники информации,принятые во внимание при экспертиае1. Шигин А.Г, и Дерюгин А. А.Цифровые вычислительные машины, М.,