Сверхоперативное запоминающее устройство

(21) 39 (22) 06 (46) 23 (72) Р. (53) 68 (56) П кл. 6 0ЭВМ19 обритании1370219, 978.ШК 1.700.042 ТОЗ. Техника управления памятью. ско ОЕ ЗАПОМИ ся к вычислительыть использовано щих устройств вы- М, имеющих сисмногоуровней па - повышение нархоперативное засодержит блок 1 равнения, блок 3 ти индексов, блок М ГОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ТОРСНОМУ СВИДЕТЕЛЬСТВУ(54) СВЕРХОПЕРАТИВ НАЮШЕЕ УСТРОЙСТВО (57) Изобретение относит ной технике и может б для построения запоминаю сокопроизводительных ЭВ тему отрицательной или мяти, Цель изобретения дежности устройства, Све поминаюцее устройство памяти данных, блок 2 с управления, блок 4 памя 5 памяти кодов замещения, регистр 6, блок 7 преобразования колов, блок 8 контроля, корректор 9 одиночной ошибки, информационные 1 О, алреснье 11 и индексныс 12 входы, выходы 13. В соответствии с адресом на входе 11 в блоки 1 ц блок 4 записываются данные с входа 10 ц индекс с входа 12 или считываются ца выход 13 и ца однц пз входов блока 2. Блок 2 определяет цахожлсние требуемых данных в блоке 1 и инициирует блок 3 на формирование управляющих сигналов лля вылдчи лаццых ца выхол 13. При записи даццыс в соответствии с колом, хранимым в блоке 5 (алгоритмом здмлпения), записываются по адресу в блок 1, а блок 7 формирует новое значение кола алгоритма и записывдет его в блок 5. Блок 8 осушествляст контроль по модулю дцз информзппп, считываемой из блока 5, ц вы)дба 1 ываст сигнал рззрсшсцця работы корректор,), исправля 10 п 1 сго информацию, х 1 зящуюся в регистре 6. 1 з.п. ф-лы, 4 цл.Изобретение относится к вычислительной технике и может быть использованов высокопроизводительных ЭВМ, имеющихсистему виотуальной или многоуровневойпамяти, для построения сверхоперативногозапоминающего устройства (СОЗУ).Цель изобретения - повышение надежности сверхоперативного запоминающегоустройства.На фиг. 1 приведена структурная схема устройства; ца фиг. 2 - функциональная схема блока памяти кодов замещения.блока контроля регистра и блока преобразования; на фиг. 3 - функциональнаясхема корректора одиночных ошибок; нафиг. 4 - графики возможных вариантовхарактеристики активностей информациидля четырех отделений СОЗУ.Устройство содержит блок 1 памяти, блок2 сравнения индексов адреса, блок 3 управления, блок 4 памяти индексов, блок 5памяти кодов замещения, регистр 6, блок7 преобразования кодов, блок 8 контроля,корректор 9 одиночных ошибок, информационные входы 10, адресные входы 11,индексные входы 12, информационные выходы 13, выходы 14 блока 4, вход 15 управления, выход 6 блока 3, выходы 17,выход 18 блока 3 управления, информационные входы 19 блока 5, вход 20 синхросигнала регистра 6, выход 21 блока 5, выход 22 регистра 6, вход 23 сброса блока 8контроля, входы 24 коррекции разрядоврегистра 6, выход 25 блока 8, сумматор 26по модулю два, триггер 27, триггеры 2833,выходы 34 - -40 блока 5, выход 41 сумматора26, выходы 42 - 53 регистра 6, выходы 54 - 65триггеров 23 - 33, элементы И 66- - 77, элемент ИЛИ 78,В табл. 1 приведены порядковые номеравсех 64 двоичных кодовых комбинацийшестиразрядцого кола алгоритма замещенияА, - -А 6 -- первые - шестые биты кода алгоритма замещения; обозначение - искаженный бит (три звездочки - три подозреваемых искаженных бита); А, В, С, Р - первые - четвертые отделения буферной памяти; в графе Х указаны те отделения,которые данный код алгоритма замещенияхарактеризует как отделения с самой устаревшей информацией (пассивцые), крометого, в той же графе (для строк некоторыхкодов) указаны порядковые номера тех кодов, искажение одного бита которых приводит к данному коду.Устройство работает следующим образом.На входы 1 поступает код алреса отпроцессора для чтения или записи ицформации в блок 1 ц лля чтения или записи и:.дексцой части адреса в блок 4. На вход 10поступают данные, выбранные из оперативной памяти ЭВМ для записи их в блок 1. Навход 12 поступает индексная часть адресадля записи в блок 4 или лля сравненияс индексом, прочитанным из блока 4 и цереданным в блок 2 сравнения. В последнем случае определяется нахождение требуемых данных в блоке 1.Если в режиме чтения выясняется, чтоданные находятся в блоке 1, то блок 3 управления по выходу 16 вырабатывает управляющие сигналы для передачи данных в процессор на выход 13. В режиме записи в блоке 3 управления (используя выбранный по данному алресу код алгоритма замеще ния - выход 22) вырабатываются управляющие сигналы по выходу 16, указывающие одно из четырех (А, В, С,Р) отделений блока 1, где должна записываться новая информация, а в блоке 7 преобразования формируется новое значение кода алгоритма замещения и записывается по данному адресу в блоке 5.Блок 3 управления структурно состоитиз узла формирования сигнала разрешения выборки следующей микрокоманды в процес соре, узла формирования сигналов записи ичтения с накопителей буферной и индексной памяти, узла формирования сигнала выбора одного из четырех отделений буферной памяти, узла формирования сигнала управления блоком контроля четности кодов алгоритма замещения и узла формирования синхросигнала занесения кода в приемный регистр кодов алгоритма замещения.Г 1 ри обращениях процессора к памятипо соответствующему адресу (вход 11) и по сигналу входа 16 выбирается код алгоритма замещения из блока 5. Этот код по сигналу входа 20 синхросигнала заносится в триггеры 28 - 33, а на сумматоре по модулю лва проверяется на четность, и, если обнаруживается ошибка, оца заносится в триггер 27 по входу 41 сигналом выхода 8, который задержан относительно сигнала по входу 20 на время завершения установки триггеров 28 - 33. Выход 25 дает разрешение ца срабатывание элементов И 66 - 77, на входы которых поданы прямые и обратные 40 выходы триггеров 54 - 65 в заданных сочетаниях, характеризующих те ошибочные коды алгоритма замещения, для которых возможна коррекция одиночной ошибки. Один из этих элементов И может выдать сигнал ца коррекцию (выхолы 42 - 53), а также по выходу 23 элемент И 78 выдает сигнал и сброс триггера 27. После коррекции по си 1 цалу выхода 16 разрешается в блоке 7 формирование новых значений битов кола алго.ритма замещения с учетом стари)х значений (выход 22). Новое значение кола алгоритма замещения через вхол 19 записывается в олок 5 памяти кодов заменения.Корректор 9 одиночных ошибок цестиразрядного кода алгоритма замещения (фиг. 3) построен исходя из закономер цостей (особенностей), выявленных в ланцомпредложении при анализе 64 коловыпх комбинаций (табл. 1) порядковыми номерами 1 64.1312584 Код А 1 А 2 АЗ А 4 А 5Аб Х Код А 1А 2 АЗА 4А 5 Аб Х1 0 О 0 В 0 0 1 В 0 1+ О 33 О 1 11 0 О1 ф 0 1 34 1 1 0 7 1 О 0 1 О О О 0 О О А 33 2 О О 0 О 0 1 А 34 1 0 О 1 0 0 4 О О О 0 1 1 А 3 б 1 О 0 1 0 0 38 б О 0 0 1 0 1 1 0 0 1 О 0 7 0 0 0 1 1 О А 39 3В графе Х буквами А, В, С, Р обозна чены те 24 кодовые комбинации, которые указывают соответствующие отделения СБП с наиболее устаревшей информацией, а также хронологию (активность) поступления информации остальных отделений. При этом пассивность отделения характеризуют следующие признаки: ОтделениеА 1=- О, А 2= О, АЗ= 0В А=1, А 4=0, А 5=0С А 2= 1, А 4= 1, А 6=0Р АЗ= 1, А 5= 1, А 6= 1.Более наглядным является представление этих кодов с помощью цести коэффициентов (векторов) А 1 - А 6 в виде квадратас диагоналями. На фиг. 4 а эти шесть векторов показаны для исходного состояния иимеют значение логического 0 (при изменении направления векторов они принимаютзначение логической 1),Позиция на фиг. 5 а характеризует отделение А как самое пассивное (А 1=0, А 2=0АЗ= 0), при этом ни один вектор не входит вэту вершину. Следующее по пассивности -отделение В, при этом в вершину входитодин вектор. Менее пассивное отделение С -два вектора, и самое активное отделениеР - три вектора. Можно условно эту характеристику направленности векторов (по пассивности) обозначить для дашгого случаякак О, 1, 2, 3 (соответственно для отделений А, В, С, Р). Можно построить толькошесть различных квадратов (фиг. 5 а,б,в,г.д,е), где отделение А всегда пассивное. Аналогичные позиции (и кодовые комбинации) можно получить и для остальных отделений -- В, С и Р, получив таким образом, 24 кодовые комбинации (условно их можно назвать действительными), где имеется однозначное распределение пассивности информации между четырьмя отделениями. Если построить квадраты всех 64 кодовых комбинаций, руководствуясь кодами табл. 1, исходной позицией фиг. 5,а, то мож 3 О 0 О О 1 0 1,4,7 5 5 0 0 0 1 0 0 А 37 5 10 15 20 25 30 35 40 но увидеть, что остальные 40 кодовых комбинаций (условно названных недействительными) не являются однозначными по распределению пассивностей (фиг. 5 ж,з,и).Фиг. 5 ж характеризуется по пассивностям отделений А, В, С, Р как О, 2, 2, 2, с таким распределением векторов можно нос-роить восемь квадратов. Фиг. 5 з характеризуется как 1, 1, 2, , с таким распределением векторов можно построить 24 кодовые комбинации, фиг. 5 и характеризуется как 1, 1, 3, 1, с таким распределением можно построить восемь комбинаций. Таким образом, эти 40 кодовых комбинаций считаются недействительными и не могут использоваться в блоке алгоритма замещения.Если эти 40 кодов проанализировать по табл. 1 как коды, получившиеся в результате искажения одного бита какого-либо кода из состава 24 действитезьных, то получим следуюгцие результаты:для 24 кодовых комбинаций (фиг. 5 з) можно указать единственно подозреваемый искаженный бит;для 16 кодовых комбинаций (фиг. 5 ж,и) можно указать три одновременно подозреваемых искаженных бита. Таким образом, только для 24 недействительных кодовых комбинаций может быть произведена коррекция одиночной ошибки.В табл. 1 эти 24 кода имеют порядковые номера: 9, 11, 3, 14, 18, 19, 20, 22, 25, 26, 27, 30, 35, 38, 39, 40, 43, 45, 46, 47, 51, 52, 54, 56. Для них в графе Х указан порядковый номер того того действительного кода, искажение бита которого (отмечено звездочкой) приводит к данному недействительному коду. Что исказится может только этот, бит видно на примере фиг. 5 з, так как поворотом только вектора АЗ можно получить действительную кодовую комбинацию (позиция на фиг. 5 з соответствует коду 9 -- 001000).В табл. 1 код 3 является недействительным, и в графе Х указаны порядковые номера 1, 4, 7 трех действительных кодов, в которых ошибка в битах илп А 5, или А 6, или А 4 соответственно приведет к коду 3.Таблица 132584 Продолжение табл, 1 А АЗ А 4 А 5 Аб Х Код А 1 А 2 АЗ А 4 А 5 Аб ,Код А 1 Х 1 А 40 1 0 0 8 0 0 0 1 1 1 1 1 Б0 0 0 9 0 О 1 0 0 0 1 41 1 10 0 0 1 0 0 1 42 1 11 0 0 1 0 1 0" 12 43 1 0 1 0 1 0 0 1 0 1 0 44 12 0 0 1 0 1 1 В 44 1 13 0 0 1 1 0 0 5 ч 5 114 0 01 0 1 16 46 61 15 0 0 1 1 1 0 47 1 1 ) 48 1 63 16 0 0 1 1 1 17 0 1 0 0 0 0 49 1 18 0 1 0 0 0 1 2 50 1 19 0 1 0 0 1 0 23 51 1 20 0 1 0 0 1 1 4 52 1 21 0 1 0 1 0 0 С 53 1 22 0 1 0 1 0 1 21 54 1 23 0 1 0 1 1 0 С 55 1 1 0 0 0 0 1 0 0 0 1 0 1 0 49 1 0 1 0 0 160 1 0 1 0 0 С 1 0 1 53 1 0 1 0 1 1 0 24 0 1 0 1 1 1 0 1 1 1 64 56 1 25 0 1 1 0 0 0 57 57 1 26 0 1 1 0 0 1 58 58 1 27 0 1 1 0 1 0 31 59 1 1 0 0 0 0 0 1 0 1 0 0 1 1 28 0 1 1 0 1 1 29 0 1 1 1 0 0 60 1 61 1 1 0 0 С1 0 1 30 0 1 1 1 0 1 32 62 1 31 0 1 1 1 132 01 1 1 0 С 63 1 1 1) 64 1 1 1 0 С1 1 1 В Эти 24 кода выписаны со своими порядковыми номерами из табл. 1 и расположены в табл. 2 в порядкс последовательности корректировкии О битов А - Аб кода алгоритма замешения, характер коррекции указывается в графе К,Таким образом, выявлена возможность построения корректора одиночной опибки для 24 кодовых комбинаций, т.с. в 60% случаев искгиочастся необходимость деградании г,ОЗУ ввиду одиночных опибок накопителя кодов алгоритма замсщсния. 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 0 1 1 132584 Табиица 2 ТА 2 АЗ А 1А 5Лб 1 Код А 1 25 0 1 1 0 0 0 26 0 1 1 0 0 1 А 1 -- э.1 0 1 1 А 1 - + 0 45 1 0 1 1 0 0 А 2 - + 1 1 0 18 0 1 0 0 0 1 А 2 - 3 0 52 1 1 0 0 1 1 АЗ - + 1 1 1 9 0 0 1 0 0 0 13 0 0 1 1 0 0 19 0 1 0 0 1 0 27 0 1 1 0 1 0 38 1 0 0 1 0 1 46 1 0 1 1 0 1 АЗ - +0 А 4 -1 А 4 - - 0 0 1 0 1 А 5 - ; ) 35 1 0 0 0 1 0 51 1 1 0 0 1 0 11 0 0 1 0 1 0 43 1 0 1 0 1 0 А 6 - 3 1 0 1 0 1 А 6 - -+ 0 39 1 0 0 1 40 1 0 0 1 47 1 0 1 1 20 0 1 0 0 56 1 1 0 1 14 0 0 1 1 30 0 1 1 1 22 0 1 0 1 54 1 1 0 1 Из табл. 2 видно, что для каждой коррекции можно отбросить анализ одного бита, т.е. анализируются пять битов. Так, например Л корректируется (устанавливается в состоянис лн пиеской ;) Ио признакам Л= О, Л 2= 1, ЛЗ= 1, Л= О, Л 5= О.Таким образом, при коррекция отбрасываются:, рс88) Оа) Аб при А 1 - 1, А;б) А 5 при А 2 - 1, А 2 - О;в) А 4 при АЗ - 1, АЗ - О;г) АЗ при А 4 1, А 4 - О;д) А 2 при А 5 - 1, А 5 - эО;е) А 1 при Аб - 1, Аб - +О.Использование корректора одиночных ошибок в блоке алгоритма замецения СОЗУ позволит на 60 О уменьшить количество исключений (деградация СОЗУ) неисправных адресов накопителя кодов алгоритма замещения. 1. Сверхоперативное запоминающее усгройство, содержащее блок памяти данных, входы данных и выходы которого являются соответственно информацио)ными входами и выходами устройства, блок памяти индексов, входы данных которого являются индексными входами устройства и подклю чены к первым входам блока сравнения, второй вход которого подключен к выходу блока памяти индексов, адресные входы блока памяти данных являются адресными входами устройства и подключены к адресным входам блока памяти индексов и блока памяти кодов замещения, входь 1 даннх которого подключены к выходу блока преобразования кодов, первый вход которого подключен к вьходу регистра и к первому входу блока управления, второй вход когорого З 0 подключен к выходу блока сравнения., вход данных регистра подкл;очш к выходу блока памяти кодов замещения и к первому входу блока конрос)я, первый выход блока управления подключен к входу задания режима блока памяти данных, блока памяти индексов, блока памяти кодов замещения и к второму входу блока преобразования кодов, второй выход блока управления подключен к тактовому входу регистра, третий выход блока управления подключен к входу строби. рования блока контроля, четвертый выход блока управления является выходом сигнала сопровождения да нн ых устройства, От,гинаюигееея тем, что, с целью повышения надежности устройства, оно содепжит корректор одиночной ошибки, вход данных и вход сигнала разрешения которого подключены соответственно к выходу регистра и к выходу блока контроля, управляю)ций выход корректора Одиночной сипибки подклк)чек вхс)ду начальной установки блока копрол:, выходы данных корректора одиночной ои)ис)- ПОДКЛЮЧЕНЫ К ВХОДДМс) а.2 Устройство по и. 1, отлинаюигееся тем, что корректор одиночной ошибки содержит элементь: И и элемент И;1 И, выход которого является управляющим )ыходом корректора оди;)очной ошибки, входы элементов И являются входом рдзрешсния корректора одиночной ошибки, входы элементов И являю 1 ся Входс 1 ми .1 д н ивх корректора 0;си ИОч. ш)й ошибки, выходь элементов И подключены к входам элемента ИЛИ и являс)тс 51 выход( ми да н 11 ы х кОрректор д О,и ночОй )Иибки.312581 4 бСоставитсль С. ШусгенкоРсдак 1 ор В. Пстраш Текрсд И. Всрсс Ко р 1 н к гор М. 11 аро шп Заказ 1 с 41,48 Тираж 573 Поьшнсшп ВНИИПИ Государственного комитста СССР по делам изобретении н открыл пи113035, Москва, Ж - 35, Раушская наб., д. 4,5Производственно.полиграфичсскос прсдприятие, г, Ужгород. ул. П росктная. 4