Система для автоматического контроля больших интегральных схем

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сфез Сфеетскиа Социалистических Республик(22) Заявлено 09,0876(21) 2395921/18-24с присоединением заявки Йо(51)М, Кл,2С 06 Г 15/46 Государствеииый комитет СССР ио делам изобретеиий и открытиЯ(54) СИСТЕМА ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ:," БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМИзобретение относится к области автоматизированных систем контроля и может быть применено при контроле больших интегральных схем (БИС) и сверхбольших интегральных схем (СВИС)на МОП-структурах.Известна система для автоматического контроля БИС, содержащая буферный быстродействующий запоминающий блок для хранения входных тестовых " комбинаций и запоминания выходных сигналов, снимаемых с контролируемой схемы, в котором в качестве буферного запоминающего блока используетсясдвиговый регистр (1), 15Недостатком известной системы является большой объем буферных запо- минающих блоков и связанная с этим высокая стоимость систем контроля.Наиболее близким техническим решением к данному изобретению является система для автоматического контроля БИС, содержащая регистр конечного адреса, управляющую вычислительную машину (УВМ), регистр выходной тестовой комбинации, многоканальный амплитудный дискриминатор, схему сравнения, блок памяти, счетчик адреса памяти, счетчик числа повторений тестовых комбинаций, генератор такто-,З 0 21 вой частоты и элементы И и НЕ - И, причем выходы УВМ соединены соответственно с входами регистра конечногоадреса, счетчика, адреса памяти и блока памятИ, выход регистра конеч- ного адреса соединен с первым входомсхемы сравнения, выход которой соеди.нен с первыми входами УВМ и элемента И, выходы блока памяти соединены соответственно со входами регистра выходной тестовой комбинации и с первыми входами многоканального амплитудного дискриминатора, контролируемой БИС и элемента НЕ - И, выход которого соединен с первым входом счетчика числа повторений тестовых комбинаций, выход р(.гистра выходной тестовой комбинации сОединен со вторым входом многоканального амплитудного дискриминатора, третий вход которого соединен с выходом контролируемой БИС, а выход - со вторым вхо дом УВМ, выход генератора тактовой частоты соединен со вторыми входами контролируемой БИС и элемента И, выход которого соединен со вторым входом счетчика числа повторений тестовых комбинаций, выход счетчика числа повторений тестовых комбинаций соединен со вторым входом счетчика.адреса памяти, выход которого соединен со вторыми входами схемы сравнения и блока памяти 21.Недостаток этой системы в следующем.В целом ряде случаев возникает необходимость многократного повторениякакой-либо групйы входных тестовыхкомбинаций при контроле БИС. Известная система позволяет повторять однутестовую комбинацию в течение какого-то числа циклов контроля БИС. При Юповторяющихся группах тестов в буферныф запоминающий блок приходится записывать одинаковую информацию в разные адреса ЗУ,Целью изобретения является расширение функциональных воэможностейсистемы за счет учета регулярноститестов.Поставленная цель достигаетсятем, что в систему введены счетчик 20циклов, счетчик признака циклов,триггер признака циклов, регистр восстановления адреса и четыре дополнительных элемента И, причемсоответствующие выходы блока памяти соединены с первым и вторым входами первого дополнительного элемента И, спервыми входами триггера признакациклов, второго дополнительного элемевта И"исчетчика признака циклов,выходы которого соединенй соответственно с третьим входом первого дополннтельного элемента И, со вторымивходами второго дополнительного элемента И й.элемента НЕ - И и с первымВходом третьего дополнительного элемента И, выход второго дополнительного элемента И соединен с первымВходом счетчика циклов, второй входКоторого соединен с выходом первогодополнйтельного элемейта И, а выход -40совторым входом триггера признакациклов, выходы триггера признака циклов соединены соответственно со вторым входом третьего дополнительногоэлемента И и с первым входом четвертого дополнительного элемента И, второй вход которого соедйнен с выходомсчетчика адреса памяти, а выход - совходом регистра восстановления памяти, выход регистра восстановления памяти соединен с третьим входом третьего дополнительного элемента И, выход которого соединен со вторым входом счетчика адреса памяти.На чертеже представлена блок-схема предлагаемой системы для автоматического контроля БИС.Предложенная система содержитеУВМ 1, счетчик 2 адреса памяти,блок 3 памяти, регистр 4 конечногоадреса, регистр 5 выходной тестовойкомбинации, контролируемая БИС 6,многоканальный амплитудный дискрйминатор 7, счетчик 8 числа повторенийтестовых комбинаций, элемент НЕ - И 9,триггер 10 признака циклов, четвер 178тый дополнительный элемент И 11, регистр 12 восстановления адреса, счетчик 13 признака циклов третий дополнительный элемент И 14, генератор 15 тактовой частоты, счетчик 16 циклов, схему 17 сравнения, второй дополнительный элемент И 18, элемент И 19, первый дополнительный элемент И 20,УВМ 1 соединена с многоканальным амплитудным дискриминатором 7, который соединен с выходом контролируемой большой интегральной БИС б. Вход БИС б соединен с выходом блока 3 памяти, соединенного со счетчиком 2 адреса памяти, Вход регистра 4 конечйого адреса соединен с УВМ 1. Входы схемы 17 сравнения соединены с регистром 4 конечного адреса и счетчиком 2 адреса памяти. Выход счетчика 8 числа повторений тестовых комбинаций соединен со счетчиком 2 адреса памятиВход регистра 12 восстановления адреса соединен с выходом элемента И 11, один вход которого соединенс выходом счетчика 2 адреса памяти, а второй - с выходом триггера 10 признака циклов. Один вход триггера 10 признака соединен с выходом счетчика 16 циклов, а другой в . с выходом блока 3 памяти.Один вход элемента И 18 соединен с восходом счетчика 13 признака циклов, а другой его вход и вход счетчика 13 признака циклов соединены с выходОм блока 3 памяти. Выход регистра 12 восстановления адреса соединен с одним входом элемента И 14, другой вход которого соединен с выходом счетчика 13 признака циклов, третий - с выходом триггера 10 циклов, а выход - со входом счетчика 2 адреса памяти, Один вход счетчика 16 циклов соединен с выходом элемента И 18, второй - с выходом элемента И 20.УВМ 1 передает, в счетчик 2 адреса памяти начальный адрес тестовых комбинаций, записанных в блоке 3 памяти, а в регистр 4 конечного адреса - последний адрес тестовых комбинаций для данного типа БИС. В регистр 5 выходной тестовой комбинации из блока 3 памяти поступает выходная тестовая комбинация каждого контролируемого теста исследуемой большой интегральной схемы б, Регистр 5 соединен с многоканальным амплитудным дискриминатором 7 для задания порога каждого канала дискриминатора, В блок 3 памяти из УВМ 1 поступает импульс запроса. В каждой ячейке блока 3 памяти выделен ряд разрядов,в которых записывается число циклов тактового генератора, в течение которых на БИС 6 должна подаваться данная тестовая комбинация входных воздействий и один разряд, в котором записывается признак циклов для повторения группы тестов. При считывании из ячейки блока 3 памяти на входы контролируемой БИС б подаютсявходные воздействия, а число циклов, в течение которых данные воздействиядолжны подаваться на контролируемую БИС б, переписываются в обратном коде в счетчик 8 числа повторений тестовых комбинаций через элемент НЕ-И 9, управляемый одноразрядным счетчиком 13 признака циклов. В этом случае, если в разряде блока 3 памяти, управляющем одноразрядным счетчиком 13 признака циклов, записан О, счетчик 13 находится в состоянии 0, При этом открыт элемент НЕ-И 9 для записи числа повторений тестовых комбинаций в счетчик 8, При этом импульсы генератора 15 через элемент И 19 поступают на вход счетчика 8, нри его заполнении наращивается на 1 значение счетчика 2 адреса памяти, и блок 3 памяти запрашивается по следующему адресу. В случае, если в разряде блока 3 памяти появляется первая единица (начало цикла), в одноразрядный счетчик 13 признака цик- лов записывается 1, Информация, записанная в разрядах числа повторений блока 3 памяти, переписывается в счетчик 16 циклов через .элемент И 20. Одновременно перебрасывается триггер 10 признака циклов закрывается элемент И 11, и в регистре восстановления адреса 12 остается адрес начала цикла, который поступил со счетчика 2 адреса памяти через элемент И 11, при этом элемент И 14 закрыт. Далее в ячейках блока 3 памяти в разряде, управляющем триггером 10 признака цикла, записываются О и контроль БИС б осуществляется, как описано выае. При появлении в одной из следующих ячеек блока 3 памяти 1 в разряде признака циклов, на вход одноразрядного счетчика 13 из блока 3 памяти поступает 1 ф и переводит счетчик 13 признака циклов в состояние 01. Элемент И 14, управляемый триггером 10 признака цикла и счетчиком 13 признака циклов, открывается, разрешая перепись информации из регистра 12 восстановления . адреса в счетчик 2 адреса памяти. При этом следующий запрос в блок 3 памяти произойдет по адресу счетчика 2 адреса памяти, т.е. целая группа тестов подаеТся на БИС б из тех же ячеек блока 3 памяти, что и в предыдущем цикле. При этом в счетчик 16 циклов через открытый элемент И 18 добавляется 1, Повторение циклов работы блока памяти с одной и той же группой тестов будет происходить до тех пор, пока не произойдет переполнение счетчика 16 циклов, Импульс переполнения счетчика 16 сбросит триггер 10 признака циклов в исходное состояние. При появлении в разряде блока памяти признака окончания цикла закрывается элемент И 14, разрешающий перепись информации из регистра4178 612,восстановления адреса в счетчик 2 адреса памяти. Тогда в счетчик 2 адреса памяти добавится 1 с выхода счетчика, 8 повторений, и система контроля выйдет из цикла до появФормула изобретения Система для автоматического контроля больших интегральных схем(БИС), содержащая регистр конечного 25 адреса, управляющую вычислительнуюмашину (УВМ), регистр выходной тесто 60 с целью расширения функциональных воз-, ;можностей за счет обеспечения возмож 65 ности учета регулярности тестов, в 5 О 15 30 35 40 ления признака начала следующего цикла. При совпадении информации в счетчике 2 адреса памяти и регистра 4 конечного адреса схема 17 сравнения закрывает элемент И 19, прекращаетсяподача импульсов тактового генератора 15 и контроль БИС б заканчиваетсяПри реализации данного устройства для контроля БИС возможна экономия объема буферного ЗУ. Объем ЗУ сократится примерно в 2-6 раз и соответственно снизится стоимость ЗУ контроля, которая в зависимости юг типа применяемого Зу может достигать значительных размеров. вой комбинации, многоканальный амплитудный дискриминатор, схему сравнения, блок памяти, счетчик адреса памяти, счетчик числа повторений тестовых комбинаций, генератор тактовойчастоты и элементы И и НЕ-И, причемвыходы УВМ соединены соответственнос входами регистра конечного адреса,счетчика адреса памяти и блока памяти, выход регистра конечного адресасоединен с первыМ входом схемы сравнения, выход которой соединен с перными входами УВМ и элемента И, выходы блока памяти, соединены соответственно со входами регистра выходнойтестовой комбинации и с первыми входами многоканального амплитудного дискриминатора, контролируемой БИСи элемента НЕ-И, выход которого соединен с первым входом счетчика числа повторений тестовых комбинаций,выход регистра выходной тестовой комбинации соединен со вторым входоммногоканального амплитудного дискриминатора, третий вход которого соединен с выходом контролируемой БИС, авыход - со вторым входом УВМ, выходгенератора тактовой частоты соединенсо вторыми входами контролируемойБИС и элемента И, выход которого соединен со вторым входом счетчика числа повторений тестовых комбинаций,выход счетчика числа повторений тестовых комбинаций соединен со вторымвходом счетчика адреса памяти, выход которого соединен со вторыми входами схемы сравнения и блока памяти,тель В. КрыловаИ, Асталою Коррек СостаТехред Редактор В Ре ав юв ю ие ю аь ещф аа ще Эаказ 3002/47,Тираж 7 ЦНИИПИ Госуда по делам и 13035 Москва9 Подписи рственного комитета обретений и открыти 8-35 Раушская наб, филкал П Патент, г, Ужгород, ул. Проектная,7 . б. систему введены счетчик циклов, счетчик признака циклов, триггер признака циклов, регистр восстановленияадреса и четыре дополнительных элемента И, "причем соответствующие выходы блока йамяти соединены с первыми вторым входами первого.дополнительного элемента И, с первыми входамитриггера признака циклов, второго дополнительного элемента И и счетчика признака циклов, выходы которого соединены соответственно с третьим входом первого дополнительного элемен-та И, со вторыми входами второгодополнительного элемента И и элементаНЕ - И и с первым входом третьего дополнительнбго элемента И, вйход второго дополнительного элемента И соединен с первым входом счетчика циклов, второй вход которого соединен свыходом первого дополнительного элеб 4178мента И, а выход - со вторым входомтриггера признака циклов, выходытриггера признака циклов соединенысоответственно со вторым входом третьего дополнительного элемента И и спервым входом четвертого дополнитель8 ного элемента И, второй вход которого соединен с выходом счетчика адреса памяти, а выход - со входом регистра восстановления памяти, выходрегистра восстановления памяти соеди 10 нен с третьим входом третьего дополнительного элемента И, выход которого соединен со вторым входомсчетчика адреса памяти,Источники информации, принятые вовнимание при экспертизе1. Электроника, 1970, У 3,с. 52.2. Авторское свидетельство СССРР 377738, кл. С Об Р 15/4 б, 1970,