Устройство для управления технологическими параметрами

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сеюз Советских Сецнзлнстнчесин х Республик(61) Дополнительное к авт. свид-ву(М) ЗаЯВЛЕНо 050476 (21) 2346549/18-24с присоединением заявки лх -(о 1) М. Кл. 805 В 13/02 Государственный комнтет СССР но делам нзобретеннй н открытнй(71) Заявитель Калининский ордена Трудового Красного Знамени политехнический йнститут(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ТЕХНОЛОГИЧЕСКИМИ ПАРАИЕТРАИИ Изобретение относится к области автоматического управления и может быть использовано при создании систем управления с переменной структурой.В классе систем с переменной Ь структурой известно устройство, содержащее логический и измерительный блоки регулирования, дифференциатор и исполнительный орган. Такое устройство обладает быстродействием Юи точностью 13 .Наиболее близким по технической сущности к предложенному изобретениюявляется устройство, содержащее последовательно соединенные интегра-тор сигнала ошибки и сумматор, последовательно соединенные дифференциатор сигнала ошибки и логический блок и последовательно соединенные усилитель, делитель напряжения и ин- Эт вертор, выход которого подключен к одному из входов сумматора, к другому входу которого подключен выход усилителя, вход интегратора сигнала ошибки, соединен со входом дифференциатора игнала саюбки и логического блока 211 едос аток известного устройства заключается в том, что при совпадении знаков сигнала сшибки и его проиэводной сигнал с выхода блока дифференцирования через контакты реле непосредственно попадает на вход исполнительного органа и регулирующего блока, поэтому Формируемый выходной сигнал регулятора уменьшается при снижении производной сигнала ошибки, что не дает возможности получить эффективное по величине управляющее воздействие. Кроме того, ло" гический блок производит подключение блока дйфференцнрования к входам блока регулирования и исполнительного органа в зависимости от знаков сигнала ошибки и его производной, что не позволяет получать оптимальную длительность укаэанного подключення.Цель изобретения - повышение быстродействия. и точности устройства,Поставленная цель достигается тем, что устройство содержит блок вЫделения экстремума производной сигнала сащбки, первый коммутатор и последовательно соединенные второй коветутатор и блок памяти, выход которого подключен к одному из входов суМматора, вход второго коммутатора соединен с выходом делителя напряжения, а один из выходов - с одним из входов блока памяти, выход блока выделения642675экстремума производной сигнала ошибки подключен к входу усилителя ичерез первый коммутатор к одному из своих входов, выход дифференциатора сигнала ошибки соединен с одним из входов блока выделения экстремума производной сигнала ошибки, а выход логического блока подключен к одному из входов первого и второго коммутаторов.На Фиг.1 изображена блок-схема устройства,Она содержит интегратор 1, дифФеренциатор 2 сигнала ошибки, блок 3выделения экстремума производнойсигнала оггэгбки, усилитель 4,делитель 15напряжения 5, йнвертор 6, сумматор7, блок памяти 8, логический блок 9,первый когщутатор 10 и второй коммутатор 11,"выходной сигнал интегратора сигйала ошибки 1, М 2 - выход ной сигнал дифференциатора 2 сигналаошибки, 1 " выходной сигнал блока 3выделения зкстрЬмума производной сигнала ошибки, Э 4 - выходной сигналусилителя 4 г у . - выходной сигналделителя 5 г г - выходной сигналинвертора 6) зз " выходной сигналблока памяти 8) 6сигнал ошибкисистемы,: ,б - выходной сигнал системы; 0 " выходной, сигнал логическогоблока 9.На Фига 2 представлен Фазовыйпортрет системы, на которойуказаныЯ - сигнал ошибки системыг + - производная сигнала ошибки по временибг и 52 " Функции переключенияг 351 и П - области Фаэовой плоскости.устройство для управления технологическими параметрами работает следующим образом.,Входной сигнал с устройства (сигнал ошибки в системе управления) подается на соединенные входы интегратора 1, дифференциатора 2 и логического блока 9 еВыходные сигиалЫ интегратора 1 и 45дифференциатора 2 апределяются выражениярщг с6 +0где г(г - коэФФицяеит, определяющийвес интегральной составляющей в регулирующем моздействиигМ " значение выходного сигнала1:интегратора 1 в момейт попаданияизображающей точки в область 1(2)Сигнал с выхода интегратора 1 поступает на один из входов. сумматора 7, а сигнал с выхода дифференциаторц 60 2 постуПает на вход блока выделения экстремума 3 и на логический блок 9, управляющий коммутаторами П) И 11. Выходной сигнал логического блока, 9 1 зависит от соотношения знаков Функ ций переключения 5, и 52, определяемых следуюшими выражениями:дЕ(3)где 8и ) г - соответственяо модулид гсигнала оггяг и и его производной;С,С 2,Д - настроечные параметры,определяющие наклон и смещение функцийпереключения.Выходной сигнал 0 логическогоблока 9, управляющего коммутаторами10 и 11, Формируется в результателогического перемножения двух сигналов а и Ъ,а =с( (,где д, 1 1 при ЕЗО( О =1), коммутатор 10 разрывает, апрК управляющем сигнале, равном нулю ( ц= О), коммутирует канал, связывающий выход блока выделения экстремума 3 с одним из его входов.Коммутатор 11 при управляющем сигнале, равномединице (О 1),коммутирует канал,связывающий выход делителя напряжения 5с одним из входов блока памяти 8, апри управляющем сигнале О, равномнулю, разрывает указанный канал икоммутирует входы блока памяти 8,Смысл работы логического блока 9заключается в следующем. Фаэоваяплоскость системы управления депитсяФУНКцИяМИ 6=0 И 52 х 0 На дВЕ Области.Область 1 соответствует условиямк 52 ООбласть Н соответствует условиямЕ 5 (О или 5 О.Согласно выражениям (5) - (7) г- в области 1 0 1; (8)- в области Й ОхО (9)При движении изображающей точкина Фазовой плоскости в области 1выходной сигнал логического блока 9О 1, поэтому коммутатор 10 не подсоединяет выход блока 3 вы,",еленияэкстремума к одному из своих входови сигнал с выхода диФФереициатора 2.поступает на один иэ входов блока 3выделения экстремума, где осуществляется непрерывный выбор и запоминаниеэкстремального значения производнойот сигнала ошибки путем сравнения текущего значения сигнала с выходадифференциатора 2 и запомненного значения сигнала в блоке 3, т.е,. .ф 12 ВхСГ , дф, ( (40)СхЬгдещ-- экстремальное значениепройэводйой сигнала сшибки.С выхода блока З,сигнал У посту-зпает на вход усилителя 4 с коэффициентом усиления (, определяющимвес дифференциальной составляющей врегулирующем воздействии:л "з М)Сигйал с выход(а усилителя 4 поступает на делитель напряжения 5, выходной сигнал которого5(42)гдето- запоминаемая часть дифференциальной составляющей (коэффициентпамяти),поступает одновременно на инвертор6 и блок памяти 8.Выходные сигналы укаэанных блоков6 и 8о8 58 8(13)где Эо - значение выходного сигналаблока памяти в момент попаданияизображающей точки в область 1.Выходные сигналы интегратора 1,усилителя 4, инвертора 6, блока памяти 8 складываются на сумматоре 7,Формирующем выходной сигнал регулирующего устройстваб =ю +з, У +ю 4)где ,6 - выходной сигнал регулирующего устройства.С учетом соотношений (10) - (14)закон формирования регулирующеговоздействия при движении системы вобласти 1 фазовой плоскости, т.е.при выполнении условий сЬ О и Ь О,имеет вид:О Р lехгде,б .-м+ М 8 - значение регулируюощего воздействия в момент попаданияизображающей точки в область 1В момент попадания изображающейточки системы в область П Фазовойплоскости, т.е. при выполнении условий Э=О или 5 = О, коммутатор 10замыкает канал, обнуляя блок вЫделения экстремума 3, а коммутатор 11разрывает канал, связывающий выходделителя 5 с одним входом блока памяти 8, и комчутирует входы блока памяти 8, тем самым обеспечивая сохранение выходного сигнала блока памяти 8на достигнутом уровне.Выходной сигнал регулирующегоустройства в этот момент уменьшаетсяна величинуВсе время, пока изображающая точкасистемы находится в области 11,азовой плоскости, т.е. пока выполняетсяусловие с 5, ( О или 5,(0, дифференциальная составляющая регулирующеговоздействия сохраняется на уровне,оставшемся после сброса, а изменениерегулирующего воздействия может происходить только за счет интегральнойсоставляющей,Применение изобретения позволитзначительно уменьшить величину перерегулирования и сократить в 2 - 3 раза время переходных процессов в системе. г 10Формула изобретения устройство для управления технологическими параметрами, содержащее последовательно соединенные интеграторсигнала ошибки н сумматор, последовательно соединенные дифференциаторсигнала ошибки н логический блок ипоследовательно соединенные усилитель,делитель напряжения и инвертор, выход которого подключен к одному извходов сумматора, к другому входукоторого подключен выход усилителя,вход интегратора сигнала ошибкисоединен со входами дифференцнаторасигнала ошибки и логического блока,ю т л и ч .а ю щ е е с я тем, что," целью повышения быстродейсчЪияи точности устройства, оно содержитблок выделения экстремума производнойсигнала ошибки, первый коммутатор и 35 последовательно соединенные второйкоммутатор и блок памяти, выход которого подключен к одному иэ входовсумматора, вход второго коммутаторасоединен с выходом делителя напряже ния, а один иэ выходов - с однимиэ входов блока памяти, выход блокавыделения экстремума производнойсигнала ошибки подключен ко входуусилителяи через первый коммутаторк одному из своих входов, выходдифференциатора сигнала ошибки соеди нен с одним иэ входов блока выделенияэкстремума производной сигнала ошибкиа выход логического блоха подключенк одному из входов первого и второгокоммутаторов.5 Источники информации, принятыево внимание при экспертизе1. Теория систем с переменнойструктурой. Под ред, С.В.Емельянова,ффНаукаф, 1370, с. 325-335.56 2, Лвторское свидетельство СССРУ 402862, кл. 805 В 23/1908.0671.642 б 75Фиг. уСоставитель Е. Политов Редактор Д,Зубов Техред Н.Бабурка Корректор Н.Петрик Заказ 7757/44 . Тирам 4 ИФ Подписное ЦНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, З, Рауюская наб., д.4/5филиал ППП ффПатент, г.уйгород, ул.Проектная,4