Устройство для контроля блоков памяти

и 763974 ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сооз СоветскикСоциалистическихРеспублик(5 )М. Кл. 6 11 С 29/ОО с присоединением заявки РЙ Гооударстееннмй комитет(23) Приоритет по делам нзооретеннй н открытнй(53) УДК 681.317 (088.8) Дата опубликования описания 18,09.80(54) УСТОЙСТБО Д 1 Я КОН 1 РПЯ БАСКО ПАЯИ Изобретение относится к запоминак- щим устройствам.Известны устройства для контроля блоков памяти Яи(2.Одно из известных устройств содержит счетчик адресов, подключенный к блоку формирования адресов, блоку сравнения адресов и блоку анализа, коммутатор, соединенный с блоком формирования чисел, счетчик циклов, подключенный0 к блоку сравнения адресов и блоку сравнения циклов, блок формирования сигналов управления, соединенный с программным блоком и блоком управления, счетчик адресных операций, дешифратор, блокт 5 сравнения количества циклов и амплитудно-временной дискриминатор 1(.Недостатком этого устройства является то, что за цикл проверки оно может проверить только оцин блок памяти, т.е. устройство обладает ограниченной пропускной способностью за цикл проверки. Кроме того, устройство характеризуется большими аппаратурными затратами. 2Наиболее близким техническим решение м к изобретению является уст-ройство для контроля памяти, содержащее последовательно соединенные регистр адреса и дешифратор адреса, выходы которых подключень 1 к одним из выходов устройства, входной регистр, соединенный с блоком управления, один из входов которого подключен к выхоцу блока сравнения 2.Недостатком этого устройства являет ся невысокая скорость работы, обусловленная тем, что с его помощью можно проверить только один блок памяти за цикл.Цель, изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, что в устройство введены группы последовательно соединенных дополнительных регистров адреса, и дешифраторов адреса, элемент ИЛИ и регистр сравнения, входы которого подключены к одним из выходов блока управления, а выУ3 76397 хоп - к первому входу блока сравнения, второй вход которого соепинен с выходом элемента ИЛИ, входы которого подключены к входам устройства, входы дополнительных регистров адреса соепине 5 ны с другими выходами блока управления, выходы дополнительных пешифраторов ацреса подключены к другим входам блока управлени и другим выходам устройстВа. 10На чертеже изображена структурная схема предложенного устройства (например, для двух контролируемых блоков памяти).15Устройство содержит генератор 1 тактовых импульсов, блок управления 2, регистр 3 адреса, дополнительный регистр 4 адреса, дешифратор 5 адреса, дополнительный дешифратор 6 ацреса, входной20 регистр 7. Ко входам и выходам устройст. ва подключаются контролируемые блоки8 и 9 памяти.Устройство также содержит элемент ИЛИ 10, блок сравнения 11 и регистр2512 сравнения. Входы регистра 12 подключены к опним из выходов блока управления 2, а выход - к первому входу блока 11 сравнения, второй вход которого соединен с выходом элемента30ИЛИ 10. Входы элемента ИЛИ 10 попклочены к одним из входов устройства. Вход регистра 4 соединен с пругим выхопом блока управления 2, а выход - со входом пешифратора 6, выход которого35поцключен к входу блока управления 2 и выхопу устройства.Устройство работает следующим образом.В ИСХОДом СОСТОЯНИИ ВО ВХОДНОМ40регистре 7 подготовлена информацияцля записи в блоки 8 и 9 памяти. Прорамма работы регистра 7 в режиме "бегущая единица" или фбегущий ноль", зацается блоком управления 2, Блоком452 зацается программа и цля регистра12 сравнения. Информация с входого Регистра 7 поступает параллельно навходы блоков .8 и 9, но записываетсятолько в блок, на который поступает сигнал обращения от блока управления 2,50 Генератор 1 тактовых импульсов вырабатывает импульсы, которые поступаютв блок управления 2 и преобразуются вимпульсы частоты смены ацреса, которыепоступаот на регистры 3 и 4 адреса, в импульсы обращения к проверяемым блокам 8 и 9 и в импульсы сдвига, которые поступают в регистры 7 и 12. 4 фПри полном заполнении проверяемогоблока 8 с выхода пешифратора 5 поступает сигнал в блок у равлония 2, который переходит в режим считывания проверяемого блока 8, в это время в пругомпроверяемом блоке 9 начинается записьвходной информации. При полном заполнении проверяемого блока 9 сигнал заполнения с пешифратора 6 поступает вблок управления 2, при этом запись информации в блок 9 прекращается, а считывание информации будет пропзвоцитьсяпосле окончания проверки блока 8,Проверка информации при считываниипроисходит с помощью блока 11 сравнения, на опии из вхоцов которого поступает информация с выхода проверяемогоблока, а на другой - информация свыхода регистра 12 сравнения, котораяразворачивается в той послеповательности, в которой она была записана впроверяемый блок.Если при проверке испытуемого блокаинформация с его выхода не будет совпадать с программой выхода регистра 12сравнения, то с блока 11 сравнения поступает сигнал ошибки на блок управления2. При этом прекращается подача сигнала считывания, а индикаторные устройства соответствующего регистра адреса указывают адрес ошибки, инпикаторные устройства соответствующего дешифратора указывают номер выхопа блока, на котором информация не совпадаетс эталонной. После фиксации адреса и номера выхода ошибки проверяемого блокапроверка блока продолжается,Описанное устройство позволяет за оцин цикл проверить несколько блоков па.мяти одновременно, так как по окончании записи информации в один блок он перевоцится в режим проверки, а в это время начинается запись информации во второй проверяемый блок проверка которого начинается после окончания проверки первого блока, и т.п.Формула изобретенияУстройство для контроля блоков памяти, содержащее последовательно соециненные регистр адреса и цешифратор адреса, выхоцы которых подключены к оцним из выходов устройства, входной регистр, соединенный с блоком управления, опии из входов которого попключен к выходу блока сравнения, о т л и ч а - ю щ е е с я тем, что, с целью повы 7639 щения быстродействия устройства, оносодержит группы последовательно соединенных дополнительных регистров адреса и дешифр аторов адреса,элемент ИЛИ и регистр сравнения, входы которого подключены к одним извыходов блока управления, а выход - к пер;вому входу блока сравнения, второй входкоторого соединен с выходом алементаИЛИ, входы которого подключены к входам устройства, входы дополнительных 1 Орегистров апреса соеаипены с аругими 74 6выхопами блока управления, выхоаы по полнительных дешифраторов адреса подключены к пругщч входам блока управления и пругим выхоаам устройства.Источники информации, принятые во внимание при экспертизе1. Авторское свидетельство СССР % 526954, кл, 6 11 С 29/00, 1975.2. Авторское свидетельство СССР % 351217, кл. 4 11 С 29/00, 1972 (прототип).Составитель В. РудаковРедактор Т, Орловская Техреа Т. Маточка КорректорМ. КостаЗаказ 6292/45 Тираж 662 Подписное ВНИИПИ Государственного комитета СССР по аелам изобретений и открытий 113035, Москва, Ж, Раушская наб., а, 4/5 филиал ППП "Патент, г. Ужгород, ул. Проектпая, 4