Устройство для управления операциями ввода-вывода данных

Союз СоветскихСоциалистическихРеслублнк О П И С А Н И Е,Ь 414 ИИЗОБРЕТЕН ИЯ АО т ОР СКОМУ СВИДНЕЛЬСТВ б 1) Дополнительное к авт. свид вуМ, )(л. 0062396944/1822) Заявлено 12,08.76 3/О исоединением заявкиноинтет Гасударственный СССР по делам нэобретенн н етнритнй23) Приоритет Опубликовано 05.01.79,Бюллетень Ю УДК 681.327 ,2(088,8) Дата опубликова писания 07,01 Я. К тарев Л. Н РБ. Я.,фельЪман. А. Боярченков, А. И, Березенко, В. , А, Крылов, Л, М. Ленгник, С. А. Ш 2) Авторы изобретения ягин 1Институт электронных управляющи-цашщС.аявите(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОПЕРАЦИЯМИ ВВОДА-ВЫВОДА ДАННЫХ ств Изобретение относится к вычислительной технике.Известно устройство для управления вводом-выводом данцьх, предназначенное для различных внешних устройств 1.Оно содержит адресный регистр, регистр операций, регистр пуска, счетчик импульсов, выходной буферный регистр, схему сравнения, дешифратор состояния счетчика, схему блокировки и набор элементов И.С помощью адаптера осуществляется настройка устройства на работу с внешним тв устройством определенного типа.К недостаткам такого устройства относятся; громоздкость схемных решений, низкий уровень унификации узлов, высокая стоимость аппаратной реализации, сложность массоаого производства и отладки, а также невозможность использования логических решений ца больших интегральных схемах (БИС) из-зв нецелесообразности разработки узкоспециализированных БИС для тиражирования в ограниченных масштабах, кро ме того, непосредственный перевод схем аппаратно реализованного устройства ца БИС в ряде сл чаев может оказаться технологи. чески неосуществимым либо чрезмерно дорогим и сложным в связи с тем, что использование БИС накладывает определенные ограничения на схемотехнические решения.Следует отметить, что имеется воэможность осуществления логического алгоритма и алгоритма обмена но интерфейсным связям с помощью аппаратуры, реализованной ца программируемых БИС. Специфика логического алгоритма. и алгоритмов обмена по интерфейсным связям в этом случае определяется программой, хранящейся в памяти программ устройства.Из известных устройств наиболее близким по технической сущности к изобретению является устройство, которое содержит процессор, блок памяти и блок сопряжения, соединенные двусторонними информационными связями, управляющий выход процессора соединен с управляющими входами блока памяти и блока сопряжения, входы и выходы которого подключены соответственно ко входам и выходан устройства 2.К недостаткам этого устройства относитнеэффективцое использование быстродейия процессора.я 435 31 Яименьшие пауза или сигнал не успеют окончиться или возникнуть между двумя СОСЕДНИМИ МОМЕНТЯМИ ОПРОСЯ,(-1 астота опроса ограничена тактовой частотой устройства, которая определяется исходя из бсыстродействия элеменноЙ базы устроства, Под тактовой частотой здесь подразумевается максимальная частота Выполнения команд того уровня, нз котором производится программирование устройства. Поскольку сигналы от периферийных устройств имею, как правило, переменный периОд, то частота Опроса должна превышать фиКСИРОВЯННУсо ЧЯСТОТУ СЛЕДОВЯННЯ ОПРЯШИ. ваемьсх импульсов больше, чем в 2 раза.Далее, при большом указанном отноще- (5 нии усложня(огся программы устройства, так как необходимо обрабатывать большие последовательности результатов опросов сигналов с интерфейсных связей, что в свою очередь, приводит к увеличению необходимого объема памяти и уменьц(ает эффективное бь(стродействие. 8 рассматриваемом изВестном устрЙтве с программно.управляемым обменом по интерфейсным связям внешних сиГналОВ, к которым подключены пери. феринные устройства с различными часто. тами обмена данными, отсутствуют средства25 синхронизации моментов исполнения команд с моментами появления внешних сигналов. С,с(ЕДСТВИЕМ ЭТОГО ЯВЛЯЮТСЯ ОПИСаННЫЕ ВЫШЕ НсдОСтасКИ., т. Е, НЕЭффЕКтИВНОЕ ИСПОЛЬЗОВЯ- ние быстродействия процессора и блока па- ЗО мяти.Целью изобретения является повышение быстродействия и Обеспечение универсальности применения для широкого класса внешних устройств и ЗИМ.35Поставленная цель достигается тем, что В устройство введен блок формирования тактовых сигналов, первый управляющий вход . второго соединен с управляющим Вьсходоц процессора, второй управляющий вход блока формирования тактовых сигналов и уп- В равляюьций вход процессора соединены с управляюгцим входом устройства, выход блока формиювяния тактОвых сиГналОВ сОРди. неи с такговым входом процессора.Кроме того, блок формирования тактоВых сиГнялов содержт регистр, схему сряВ- пения,. пересчетиый узел и импульсный генератор, выход которого соединен со счетным ВхОдОм пересчетнОГО узла, ВыхОды ко. торого и выходы регистра подключены соответственно ко входам схемы сравнения, 50 вход регистра и первый вход пересчетного узла соединены с первым управляющим входом блока, второй вход пересчетного узла аоедиен со вторим управляющим входом блока, третий вход объединен с выходом. блока и подключен к выходу схемы срав 55 ненни.На фиг, 1 представлена обобщенная блок. схема устройства; на фиг. 2 показаны блоксхема устройства в соответствии с изобретением; на фиг. 3 изображена схссс блока формирования тактовых сссгс(ало(с, выполненного в виде цифрового фазируемосо генератора переменной частоты; на фнг. изображена схема блока формирования так. товых сигналов, выполненного и виде фззируемого автогенератора реляксяционного типа. На фиг, 1 - 4 приняты следую(цие обозначения: логический блок 1; блок 2 связи с ЗВМ и периферийными устройствами; связь 3 для обмена данными и управляющими сигналами с ЗВМ и периферийными устройствами; блок 4 сопряжения, связь 5 управляющих сигналов; связь 6 для обмена данными, управляющий вход 7 (для сигналов прерывания) процессора, связи 8 подключения блока 4; блок 9 памяти; процессор 10; блок 11 формирования тактовых сигналов; управляющая связь 12, связь 13 тактовых сигналов; пересчетный узел 14; импульсный генератор 15; схема сравнения 16; регистр 17; накопитель 18; пороговый элемент 19; узел 20 управления сбросом. Устройство работает следу(ощим образом,При отсутствии команды от ЗВМ выполняется цикл ожидания. Команда ОТЗВМ вызывает прерывание этого цила; соответству(ощий сигнал прерывания поступает иа входы прерывания процессора 10 по связи 12 и инициирует Выполнение процессором 10 соответствуо(цей программы, хранящейся в блоке 9, Синхронизация исполнения команд процессора с моментами ожидаемого появления внешнего сигнала производится в режиме.фязировка. По сигналам от процессора, поступающим из блок 11 формирования тактовых сигналов, производится задержка исполнения следующей команды. Зта задержка происходит за счет прекращения работы блока 11 формирования актовых сигналов до прихода вне(инего сигнала с определенной линии связи 12, При появлении этого сигнала блок 11 формирования тактовых сигналов начинает выдавать синхросигналы (синхросерии) для процессора 10 в фазе и с частотой внешнего сигнала до следующей команды управления блоком формирования тактовых сигналов 11 от процессора 10, По окончании отработки этого режима управление снова передается на цикл ожидания.Блок 11 формирования тактовых сигналов может быть выполнен в виде цифрового фазируемого генератора переменной часготы (см фиг 3) .Блок 1 формирования тактовых сигналов, выполненный В виде цифрового фазируемого генератора, представляет собой делитель частоты импульсного генератора 15 с переменным коэффициентом деления, зада 64 1435ваемым содержимым регистра 17. Оц работает следующим образом: пересчетцыцузел 14 при отсутствии сигналов управле.ция ца цсрнам управляющем входе блокапо импульсам с 11 епрерыв 10 рабатающеГО 5импульсного генератора 15 последовательнопереходит в состояния от цачальнога до коиечнога, последнее определяется кодам В регистре 17, устанавливаемым заранее. Присовпадении кодов узла 14 и регистра 17на выходе схемы сравнения 16 Вырабатывается сигнал совладения устанавливающийначальное состояние пересчетного узла 14,после чего опцсациыЙ цикл счета повторяется. Один цикл счета соответствует наборутактовых сигналов иа связи 1, 3 тактовых 5сигцалОВ необходимому для Быпале 1 сцця одной команды процессора 1. В режиме (фазиравка, задаваемом сООтветстВующцми снГ.налами цо связи 5, пересчетный узел 14устанавливается В начальное состояние исчет прекращается до прихода соответствующего дапалцительнага сигнала по связи 12,после прихода которого начинается описанИЫЙ Выше цикл счета.Блок 1ф 01)мировзния тактоВых сиг)1 а"лов может бь;ть также выполнен в виде фазируемого автогенератора релаксациоигага.тпа, блок-схема которого приведена цафиг 4. Такой блок формирования тактовыхсигналов содержит накопитель 18, выход которого связан со входом порогового элемента 19, выход которого связан со входом "Осброса накопителя 18 и с выходом блока,Другой вход сброса накопителя 18 связан свыходом узла 20 управления сбросом, Входы котороГО связаны с пеЕ)вым и Вторымуаавляюще 11 Бхами блокаЬлак формирования тактовых сцГиаловс этой структурой работает следующим образам,При отсутствии сиГналоВ упраВлеция цаперВОМ Входе накопительный элемент (еЕВпре 1 меп, кОндецсатор или индУкт(ВЕ)ость) за- )ряжается до тех 1)ар) пака сиГцал на ВыхОденакопителч 18 це достигцет уровня пере)(лю.чеиия порогового элемента 19, сигнал с выхода котсрога поступает на вход сброса накопителя 18 и вызывает разряд ега накопительного элемета, после чего цикл заряд 45разряд павт 0135 ется и т. д, В режиме Ффа-зировка, задаваемом соответствующими сцналами по связи 5. накопительный элементразряжается ц поддерживается в этом состоцццц до тех пар, пока це появится саот. Ветствующцй сигнал ца Втором уцравля 10- щем( входе блока, после чеГО сцОВа цачица. ется описанный выше ц 1 кл заряда-разряда. Оди 1 цикл заряда-разряда соответствует ца. бору тактовых сцп 1 алав на выходе блока, необходом) для вьц)олненця одной коман. ды процессора 10. Фо),глц ЕгзабрвтвггяУстроство для управления апераци. ямц Ввода-Вывода данных, содержащее про 1 еессар) алак памяти ц. блок с 0 ряжееЕНЯ) соед 1 е 1 ые двухстааонйим и информационнымии связ 5)ме, х)ГЕравляюцЕИЕЕ ВыхОд )рацес сора соединен с упвавляо 1 цимц входами блока памяти и блока сапяженця, ВхОды и Бы хбды катороГО подключены сООТВетствениа КО БХОДам И БЫХОДВМ УСТООЙСТВЗ, ОТАЦЧСгаи 1 аеся тем, что, с целью повып 1 е 111 я быстродсюцувч 5абе 1 ечс 1 д уапц(перс. Еь)0 С ц применения для широкого класса внешних уст.1)ойств и:.ВМ) В 1 ВГО Введен алак фОР- мирОВаннч тактовых сиГцалав, церВый уп. равлиощ 1 Й вход которого соедицец с уп- )БЛЯЕОЕЕ 1) ВЬЕХОДОМ ПР(ОЦЕССОРа( ВТОРОЕ( УП- равляющцй вход блока формирования тактОВых сиГцалоВ ц упраВля 1 ац 1 иЙ ВхОд процессора соедннены с правля 0 щцм ВхОдОм устройства, выход блока формирования тактовых сигналов соединен с тактовым входам процессора.2, Устройство па и. 1, аглггч)гаеея ТЕМ, ЧТО бЛОК фа)мцрОГЗН 1 Ч ТВКТОВЫХ СИГ- цалаВ содержит рсгистп, схем сравцее 1 я, пересчетный узел и цмпульсныЙ Гецерат 013, Бьхад кота)ОГО саедцсц ГО счетным БхадОм пересчете 10 О узла, Вьходы ката 1)ОГО и Выха. ды 1)еГистра пОдключецы саОТБетстве 110 ка Входам схемы сравцец 15 пхад р Гцстра и пег)Вьей ВхОд пересчетцаГО узла соединены с первым управляющим Входом блока, Второй Вход пересчет 1 аг узла соединен со Вторым управляющим ВходОм алака, третий ьхад ааьедннец с Выхдам алака и подключен к Выходу схемы с 13 ВВнеиия.Истачннкн Н 1130)мзц, принятые ВО Внимание при экспертизеПатент ЩА3714635кл. 34 О в 1.5, кл. : 06 1 3/00, 1973.2. Иатент СЦЕА3828325,340 - 172.5, кл. С 06 Р У)О 1 Ч 74Составитель Техред О. Л нрав 779 А. Жеренов ован Корректор Л. Небал Подписное1130лиал ИИПИ Государственного ком по делам изобретений и 35, Москва, Ж, Раушск ППП Патент, г. Ужгоро