Устройство для программного сопряжения электронных вычислительных машин

Союз СоветскихСоциалистическихРеспублик ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДВПЛЬСТВУ(51) М. Кл.СО 6 Р 3/04 С 06 Р 15/16 Государственны комитет СССР оо делам нзооретеннй н открытнй(54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО СОПРЯЖЕ ЭЛЕКТРОННЫХ ВЫЧИСЛИТЕЛЬНЫХ МАЙ 1Изобретение относится к области вычислительной техники и может быть использовано для сопряжения электронных вычислительных машин (ЭВМ) в многомашинных вычислительных центрах.Известно устройство эмуляции одной вычислительной машины на другую, содержащее блок оперативной памяти, блок постоянного запоминающего устройства, блок дешифрации команд и блоки синхронизации ЦНедостатком этого устройства является малая пропускная способность.Наиболее близким по сущности техническим решением к длинному является устройство 2), содержащее блок селекции, блок синхронизации, блок оперативной памяти и блок буферной памяти, причем первый, второй, третий и четвертый выходы блока селекции соответственно подключены к первому, второму, третьему и четвертому входам блока синхронизации, пятый и шестой входы которого подключены соответственно к первому и второму входам блока селек ции, информационному и управляющему входам устройства, первый и второй выходы блока синхронизации соединены соответственно с адресным входом блока оператнвной памяти и первым входом блока буферной памяти, первый выход которого под. ключен к информационному входу блока оперативной памяти,Недостатками этого устройства являются большая трудоемкость подготовки данных и программ и низкое быстродействие, вследствие ограниченных функциональных возможностей устройства,Целью изобретения является расширение функциональных возможностей путем выполнения операций по преобразованию форматов числовой и командной информа. ции.Цель достигается тем, что в устройство введены блок преобразования числовой информации и блок преобразования командной информации, первые входы которых соединены со вторым выходом блока буферной памяти, а выходы соединены соответственно со вторым и третьим входами блока буферной памяти, второй вход блока преобразования числовой информации подключен к пятому выходу блока селекции, шестой выход которого связан со вторым входом блока преобразования командной информации. Кроме того, блок преобразования числовой информации содержит дешифратор, первый и второй входы которого соединены соответственно с первым .и вторым входами блока, узел управления, соединенный первым входом с дешнфратором, схему сравнения, соединенную первым выходом с тре. тьим входом дешифратора и вторым входом узла управления, память констант, соединенную входом с первым выходом узла управления, а первым выходом - с первым входом схемы сравнения, второй вход которой подключен к первому входу блока, сумматор, подключенный тремя входами соответственно ко второму выходу схемы сравнения, второму выходу памяти констант и первому выходу узла управления, второй выход которого и выход сумматора подключены соогветственно к входам группы элементов И, соединенной выходом с выходом блока. Кроме того, блок преобразования командной информации содержит:схему сравнения, узел управления, счетчик модифика. торов, память команд н два элемента И, причем первый и второй входы схемы сравнения соединены соответственно с первым входом блока и первым выходом счетчйка модификаторов, второй выход которого соединен с первым входом первого элемента И, выход схемы сравнения соединен со входом узла управления, первый и второй вы. ходы которого подключены соответственно ко входу счетчика,модификаторов и второ.- му входу первого элемента И, вход и выход памяти команд соединенц соответственно с выходом первого. элемента И и первым входом второго элемента И, второй вход и выход которого подключен соответственно со вторым входом и выходом блока. Кроме того, блок селекции содержит дешифратор признака команд, дешифратор признака конца массива, дешифратор начального адреса и дешифратор признака числовой информации, первый и второй входы которых соединены соответственно с первым я вторым входом блока, два элемента ИДИ и два триггера, первые входы которых и четвертый выход блока подключены к выходу дешифратора признаков конца массива, второй вход первого триггера соединен с выходом первого элемента ИЛИ, а выход соединен с первым выходом блока, второй и третий выходц которого подключены соответственно к выходам второго триггера и второго элемента ИЛИ, первые входы элементов ИЛИ соединены с выходом дешифратора признака команд и шестым выходом блока, а их вторые входы подключены к вцходу дешифратора признаков числовой информации и пятому входу блока, третий вход второго элемента ИЛИ и второй вход второго триггера связаны с выходом дешифратора начального адреса. Кроме того, блок синхронизации содержит элемент И я первую группу элементовИ, первые входы которых соответственно соединены с пеовым и вторым входами блока, а выходы - спервым и вторым входами счетчика адреса,подключенного выходом к первому выходублока, второй вход первого элемента И подключен к выходу счетчика, вход которогосоединен с шестым входом блока н первцмвходом тактового распределителя, подключенного вторым и третьим входами соответственно к третьему и четвертому входамблока, выход тактового растределнгеля соединен с первым входом второй группы элементов И, второй вход которых соединен совторым входом первой группы элементов Ии пятым входом блока, третий вход первойгруппы элементов И соединен с первым вхо 15 дом второй группы элементов И, выход ко.торых связан со вторым выходом блока.На чертеже представлена блок-схема устройства, содержащего: блок селекции 1 всоставе дешифратора команд 2, дешнфра 2 Отора признака конца массива 3, дешифратора начального адреса 4, дешифратора признака информации 5, триггеров б и 7, элементов ИЛИ 8 и 9, блок синхронизации10 в составе тактового распределителя 11,счетчика 12, элемента И 13,групп элемен.25 тов И 14, 15, счетчика адреса 16, блокоперативной памяти 17, блок буферной памяти 18, блок преобразования числовойинформации 19, содержащий дешифратор20, узел управления 21, схему сравненияФ.22 память констант 23, группу элементовИ 24, сумматор 25, блок преобразованиякомандной информации 2 б, содержащий схему сравнения 27, узел управления 28, счетчик модификаторов 29, элемент И 30, группу элементов И 31, память команд 32, вхо 35 ды 33, 34, шины - 35, 36.Устройство работает следующим образом.Пусть, например, осуществляется сопряжение ЭВМ типов Наири - 2 (ЭВМ - 1)и Минск 222 (ЭВМ - 2). Работа начинается с авода начальной адресной информациис перфоленты, подготовленной на ЭВЯ - 1,Порядок поступления информации следующий: перед массивом данных вводится кодовый сигнал начала адреса массива данных и формируется начальный гдрес массива командной информации,После поступления признака команднойинформации производится побайтовый прием командной информации и пословное фор.мирование команд с их последующим преобразованием в блоке преобразования командной информации 26.По окончании приема адресной, командной и числовой информации выделяются признаки конца соответствующего массива, которые дешифрируются в блоке селекции 1.Прием числовой информации в устройство производится аналогично, т. е, формируемый адрес массива данных выделяется вблоке селекции 1, ч синхронизируемый вблоке синхронизации 10, совместно с иобайт.но поступающим числовым массивом упаковывается в блоке буферной памяти 18 в форматы данных, а затем преобразуется блоком преобразования числовой информации 1 и через блок буферной памяти пересылается в блок оперативной памяти 17, в ячейки памяти (ца чертеже не показаны), адреса которых формируются блоком синхронизации 10. Селекция, синхронизация и преобразование адресной числовой и командной информации производится следующим образом. Поступающий по магистрали ввода числовой и командной информации сигнал начала адреса массива данных, дешифрируется иа дешифраторе начального адреса 4, выходной сигнал которого производит установку в единичные состояния триггера 7, и первого разряда тактового распределителя 11. Триггер 7 по вторым входам отпирает элементы И первой группы 14 на время поступления начального адреса. Адресная информация, побайтно поступающая по входу 33, сопровождается синхроимпульсами по входу 34. Фазы поступления кодовой информации и стробирующих ее управляющих импульсов строго одинаковы.Стробирующие синхроимпульсы производят сдвиг логической единицы по разрядам тактового распределителя 11, поочередно по третьим входам, открывая тем самым соответствующие элементы И первой группы 14, на первые входы которых побайтно поступает информация начального адреса, Значение начального адреса формируется в счетчике адреса 16, путем побайтной записи информации от группы элементов И 14. Кодовый признак конца массива расшифровывается на дешифраторе признака конца массива 3, выходной сигнал которого устанавливает триггер 6 в единичное состояние, разрешая тем самым прохождение синхроимпульсов от счетчика 12 на счетный вход счетчика адреса 16, через элемент И 13.После приема начального адреса по входу 33 поступает признак команд или признак числовой информации, которые расшифровываются соответственно дешнфратором признака команд 2 или дешнфрагором признака числовой информации 5 и своими сигналами через элемент И сбрасывают в О триггер 6. Прием и упаковка числовой н командной информации производится аналогично через блок синхронизации 10 в блоке буферной памяти 18. Разница лишь в том, что блок селекции, при этом, выделяет сигналы либо по шине 35 для командной информации, либо по шине 36 для числовой информации,Процесс приема и упаковки числовой и командной информации заключается в следующем: информация, побайтно поступающая по магистрали данных, распределяется с помощью тактового распределителя и груп. пы элементов И в блоке синхронизации, за писывается в блок буферной памяти, представляеющей регистр памяти ца триггерах.Процесс распределения аналогичен распрелелецию начальной адресной информации в счетчике адреса 18, Тактовый рас. пределитель поочередно разрешает прохож децие поступающей на вторые входы второй группы элементов И 15 информации на входы соответствующих разрядов блока буферной памяти, Разрядность тактового распределителя 11 и коэффициент деления счетчика 12 выбирается из учета разрядности блока буферной памяти и разрядности одновременно поступающей информации. Например, прн разрядности ЭВМ 32 бита и побайтно (8 разрядов) постуг 1 ающей информации разрядность тактового распределителя 11 равна (4+ 1) разрядов, а коэффициент деления счетчика 12 равен 4. После приема и формирования очередного слова в блоке буферной памяти счетчик 12 выделяет сигнал переполнения через элемент И 13 ца счетчик 16, который суммирует его как единицу к начальному и последующим адресам, хранящимся на этом счетчике, которые определяют комер ячейки блока оперативной памяти, в.которую будет записана принятая и преобразованная информация,Преобразование числовой н командной информации заключается в перекодировании форматов чисел и команд ЗВМ - 1 во внутренние форматы представления числовой и командной информации ЭВМ - 2. 35 46 45 Сравнение поступающего порядка числа по шинам с константой 77, хранящейся в запоминающем блоке констант 23; произ. водится на схеме сравнения 22. Дешифратор коррекции 20 совместно с блоком управления 21 н памятью констант 23 вырабатывают корректирующие константы, которые суммируются на сумматоре 25 и упаковываются на блоке буферной памяти 18 с помощью попеременно открывающихся группы элементов И 24.Мантисса числа формируется через тот же сумматор 25 в дополнительйом коде. 5055 По командам от узла управления 21 числовая информация с блока буферной памяти считывается в блок преобразования числовой информации 19, причем знак мантиссы и знак порядкачисла считываются на соответствующие дешифраторы знака мантиссы и знака порядка, входящие в состав дешифратора 1. Сигналы дешифрации знаков управляют работой дешифратора коррекции 20, который выделяет соотношение знаков. порядка и мантиссы числа, в зависимости от величины порядка числа, путем анализа его с константой, численно равной 77. Формирование корректирующих констант в зависимости от знаков порядка числа и ве. личины порядка показаны в таблице.641434 0 25 О ЗОО 7 ОО ОО ОО 7 О изобретенияпрограммного сопрячислительных машин, кции, блок синхронной памяти и блок бум первый, второй, треходы блока селекции Формула1, Устройство для жения электронных вь содержащее блок сел запив, блок оператив ферной памяти, приче тий и. четвертый вь у, втоблока ды ко- первои ин. ам уст- блока соответственн рому, третьем синхронизаци торого йодклю му и второму формационно ройства, нер Редактирование в блоке буферной памяти 18 форматов числа производится с помощью блока управления 21 и группы элементов И 24. Как уже указывалось, числовая информация размещается в блоке оперативной памяти 17 по адресам, указанным счетчиком адреса 16.Устройство осуществляет покомандную интерпретацию программ ЭВМ - 1, Работа блока преобразования командной информации 26 начинаетсявыборки команды рабочей программы ЭВМ - 1 из буферного регистра 18 и последующего анализа выбранной команды на модификацию. Модификация определяет формат команды во внутреннем коде ЭВМ - 1, в которой имеется семь модификаций команд. Для различия модификаций при анализе в устройстве каждой из них присвоена определенная величина (О, 1, 2, ,3, 4, Ь, 6, 7). Для формирования величины модификации к содержимому счетчика модификатора 29 прибавляется единица. Таким образом, счетчик производит перебор всех модификаций, которые сравниваютсяна схеме сравнения 2 с поступающим модификатором на магистрали 33 и отыскивается необходимая. Как только найдена соответствующая величина, т,е, устанбвлена модификация выбранной команды, управление передается в адрес памяти команд 32, где размещены команды переключательного списка модификаций, с помощью которых организуется управление группой элементов И 31, формирующих исполнительные адреса. 5 После формирования адресной части команды производится формирование кодов операции (КОП) всех команд. Принцип работы формирования КОПааналогичен, т. е. для различия КОПов каждому из них присвоены величины, очередные значения которых формируются в счетчике модификаторов 29,Схема начинает работать со сравнения выбранного КОПа с начальным содержанием счетчика модификаторов 29. Если сравнения нет, то к содержимому счетчика прибавляется единица и снова производится сравнение и т. д. Как только произошлосравнение, т, е. найден соответствующийКОП, команда управления из узла управления 28 передается в соответствующую ячейку переключателщого списка команд памяти команд 32, моделирующих данную модификацию команд найденного КОПа, .а через ключ 31 - на выход блока.Таким образом, применение специализированного устройства, которое обеспечивает преобразование форматов чисел и команд на стыке сопрягаемых ЭВМ, позволяет реализовать достоинства этих машин в едином комплексе. о подключены к первом у и четвертому входам и, пятый н шестой вхо чены соответственно к входам блока селекции му и управляющему вход вы й и второй выходысинхронизации соединены соответственно с адресным входом блока оператинцой памя. ти и первым вхолом блока буферной памя. ти, первый выход которого подключен к информационному входу блока оперативной 5 памяти, отличающееся тем, что, с целью расширения функциональных возможностей путем выполнения операций по преобразованию форматов и команд, в. устройство введены блок преобразования числовой иц 1 Д формации и блок преобразования командной информации, первые входы которых соединены соответственно со вторым выходом блока буферной памяти, а выходы соединены соответственно со вторьи и третьим входами блока буферной памяти, второй х вход блока преобразования числоной информации подключен к пятому выходу блока селекции, шестой выход которого связан со вторым входом блока преобразования командной информации.2. Устройство по п. 1, отличоюи 1 ееся о тем, что блок преобразования числовой информации содержит дешифратор, первый и вторОй входы которого соединены соответственно с первым ц вторым входами блокд, узел управления, соединенный первым входом с дешифратором, схему сравнения, соединенную первым выходом с третьим входом. дешифратора и вторым входом узла упранления, память коцстацГ, соединенную входом с первым выходом узла управления, а первым выходом - с первым входом схе- М мы сравнения, второй вход которой подключен к первому входу блока, сумматор, подключенный тремя входамп соответственно ко второму выходу схемы сравнения, второму выходу памяти констант и первому выходу узла упраВлеция, Второй Выход которОГО ц выход сумматора подключецы соответственно к входам группы элементов И, соединенной выходом с Выходом блока,3. Устройство по н. 1, отличаюиеесятем, что блок преобразования комацдцои информации содержит схему сравнения, узел управления, счетчик модификаторов, память команд и дваэлемента И, причем первый и второй входы схемы сравнения соединены соответственно с первым входом блока и первым выходом счетчика модификаторов, второй выход которого соединен с первым входом первого элемента И, выход схемы сравнения соединен с входом узла управления, первый и второй выходы которого подключены соответственно ко входу счетчика модификаторов и второму входу первого элемента И, вход и выход памяти комднл соелинены соответственно с выходом первого элемента И и первым входом второго элемента И, второй вход и выход которого цодкщочены соответстнеццо ко второму в.",оду и выходу блока.4, Устройство по и. 1, отличающееся тем, что блок селекции содержит дешифра. тор признака команд, дешифратор признака конца массива, дешфратор начального адреса и дешифратор признака числовой информации, первый и второй входы которых соединены соответственно с первым и вторым входом блока, два элемента ИЛИ и два триггера, первые входы которых и четвертый выход блокд подключены и выходу дешифраторд признаков конца массива, второй вход первого триггера соединен с выходом первого элемента ИЛИ, д выход соединен с первым выходом блока, нторой и третий выходы которого подключены соответственно к выходам второго триггера и второго элемента ИЛИ, первые входы элементов ИЛ И соединены с выходом дешцфраторд призцакд команд ц шестым выходом блока, а их вторые входы подключены к выходу лешифратора признаков числовой информации и пятому входу блока, третий вход второго элемента ИЛИ и второй вход второ. го триггера связаны с выходом дешифратора цачального адреса.5. Устройство по и. 1, отличающееся тем, что блок синхронизации содержйт элемент И. первую группу элемецтон И, первые входы которых соответственно соелине. цы с первым и вторым входами блока, д выходы - с первым и вторым входами счет- чика адреса, подключенного выходом к первому выходу блока, второй вход первого элемента И подключен к выходу счетчикд, вход которого соелицец с шестым входом блока и первым входом тактового распределителя, подключенного вторым и третьим Входамц соответственно к третьему и четвертому входам блока, выход тактового распределителя соединен с первым входом второй группы элементов И, второй вход которых соединен со вторым входом первой группы элементов И и пятым входом блока, третий вход первой группы элемсцтов И соединен с первым входом второй группы элементов И, выход которых связан со вторым выходом блока.Источники информации, принятые во внимание при экспертизе1. Мультипроцессорные системы и параллельные вычисления, М., Мцр, 976.2. Патент Франции2261568,кл. 6 06 Г 5116, 1975.С Те ир и Государственноделам цзобретосква, Ж 35,Патент, г. оставитель В. Вертлибхред О. Луговая Корректор Л. Небоаж 77 Э 11 ойп ис ноего комитета СССРеиий и открытияРачнккая наб., д. 4/5Ужгород, тл роектнаи, 4