Преобразователь двоичного кода в десяитичный

Союз Советских Соцнаднстнцесюа Республнк/3.8-24 вле 606 Р 5/02 с присоединением (23) Приоритетвкн-асударствеииьй комитетСовета Министров СССРпо делам изооретеиийи открь 1 тий 3) Опубликовано 05,7, Б 1 аллетень ЛЪ 45 УДК 881.32 1, 088,8). Д. Шапиро 71) Заявите ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО В ДЕСЯТИЧНЫЙДА ячеекдиорах. ится к вычислительнойь использовано дляа и Изобр технике и преобразов Извес двоичного комбинаци двоично-де Однако ляет увелич двоичногоюшего регистра и вып етение относ может быт ания кодов тно устрой ство пр ятичнь маторы кода в бразовеобразования 1 йу сорер 1 кашее и дешифратор десятичный 11атель не поаворядов входного переделки всей кодаонные сятичного этот прео о разлной 10 з и о ляется упрощение рключен ены со ры, Деге рных 45) Дата опубликования схемы,Наиболее близким по технической сути к предложенному является преобразователь двоичного кода в десятичный, содержащий сдвигающий регистр, разделенный на тетради, 15 выходы которого соединены со входами дешифратора, выход которого является выходом преобразователя 21.Вход импульсов сдвига подключен к шине сдвига кода в тетраде через вентиль, соеди ненный с дешифратором, и входы вентилей занесения преобразованного кода по ы к решифратору, а их выходь 1 соедин входами установки триггеров тетра шифратор подключен к выходам триг25 При записи одного из кодов 0.101 1001переключается коммутатор (с помощью напряжения решифратора) так, что очереднойтактовый импульс поступит только на,шину "Преобразование". Одновременно напряжение на выходе дешифратора открываетсоответствующие вентили преобразования.С помощью импульсов с шины Преобразованне" выполняется избирательная запись,цифр в ячейки регистра,Недостатком этого устройства является,его сложность,Белью изобретения явустройства,Для этоть преобразователь содержит .трехразрярный сумматор комбинационного ти-па и логический элемент 2 И-ЗИЛИ, причемпервые входы первого, второго и третьегоразрядов сумматора соответственно соединены с единичными выходами первого, второгои третьего разрядов регистра, а выходы первого, второго и третьего разрядов сумматораС каким числом Результат суллсирования (что заносится втри старИих разрядатетрады) 11 римечание суммруется выходПО 1 ИЧЕСХОГО ЭПЕмента 0001 000 001 Удвоение 00 10 00. 1 (1. 00 0101 1 10 000 010 000 011 000 100 011 000 11 реобразование 001 ветсецио второго, третьего и четвертого4разрядоо регистра, вторые входы первого и отзро.: разрядов сумматора подключены к оыхопу элслсента 2 И-ЗИЛИ, а второй вход третьего рггзряда сумматора соединен с шиной нуеоогпотенциахса, первый вход логческого элемента 2 И-ЗИЛИ соединен с епничнылси выходами первого и третьегоразряпоо регистра, второй вход - с единигиьлсоыходами второго и третьего раз Орядо; регистра а третий вход соединен сединичным оыхопол четвертого разряда реГстра,11 а чертеже представлена структурнаясхема преобразователя. 15рсобраз ооцтепь включает дешифратор 1доино-десятичного кода в десятичный,четырехразрядпый сдвигаций регистр(тетрада) 2; трехразрншсый сулслсатор 3комбинационного типа, логический элемент 29211-ЗИЛ 4; шину тактовых 5 илнсульсовинформщонную шину 6,Входы пешфратора соединены с оыходаЛИ трГГерОО тотрашц,Вылоды трех разрядоо сумлсатора соеди 25ноны с уцрсНпсюцИли вхопали трех староихразрядов тет 1 йш,с,Ороые входы сумматоров соецшены с выходами трех мпапцихра:рядов тет 1 ад Вторые входы гиух мпадшх рзрядоо суллатора соепнецы с выходом пог ического элелОпта 21-ЗИЛИ. ВхоШ, ПОГЕСКОГО ЭЛЕМЕНТа СОЕДИНЕНЫ С СООТоетстоуюцИми выходами три 1 Герон тоташА,1 реобразооатель работает спедукхцим обРзол, 35ЛионНый коп поспепооатсшысо поступаетнс Нх Од перо ОГО разр я 1 а те тра шначинаясо стгрцх рскрядов, Ес 1 в тетраде илсеетфщф ся число, которое не превышает значения 0100(4), то с выхода логического эпелсента 2 И-ЗИЛ н сумлсатор поступает число 000, которое суммируегся с испол поступающим на сумматор с трех младших разрядов тетрапы. 1 р 11 поступлении очереаОго тактового импульса иа сдвиговые входы триггеров тетраа, происходит сдвиг содержимого тетради на один разряд (удвоение числа),Если же о тетраде имеется число, значение которого 0101(5), то с выхода логического элемента (21-31 ЛИ) в сумлсатор поступает постоянное число 011 (число 011 только для преобразования двоичного кода в десятичный ), Для преобразования в другой код с четным основанием в сумматор с логического эНьмента необходимо заносить другое число, которое также суллсруется с числолс,;иИсанн 1,л в трех лсладцНх раз- РЯцаХ ТетРГ 1 Ц, И ПО ОЧЕРЕДНОМУ таКтУ 1 И: - реписьсоается о три старших разряда тетрады, т.е. о цшном случае происходит преобразооание двоичного кош о десятичньй всоответствии с приоеденной таблицей, Сигнал с выхода логичского эпеме 1 гта 2 И-ЗИЛИ яв 1 яется также сигналом переноса в следуюшук тетраду преобразователя, Максимальное время прОбр;зовяния в шснном случае будет равно Тпрр= г 1(1 Ср 1 З 4 фпК)где и - число ра зр аоо преобразуемого дооичнго коШ;- мнимальная длительность тактогпквого импульса;- время срабатывания триггера,ж 1 время задорки си 1 ндпа В лОГи ф чсол элементе и в трехразрядном сумма583428 Продолжение таблицы 1 р образуемый Результат суммирования (что заносится втри старших разрядатет ады) С каким числом 11 римечацие г од суммируется выходлогического элемента 0111 010 1000 011 011 1001 100 зо 1 алцчио новых элелн нтов на интегральных ллчкросхолгах сульиторов и логического злел 1 ент а 211-311 ЛИ позволяет существенно уменьшить объел преобразователя, повыситьго его быстродействие и надежность, а также преобразовывать двоичный код в любой другой код с четным основанием,25Формула изобретения Преобразователь двоичного кода в десятичный, содержаший сдвигаюший регистр, разделенный на тетради, выходы которого соединены со входами дешифратора, выход которого является выходом преобразователя, о т л и ч а ю ш и й с я тем, что, с целью упрошения преобразователя, ой включает трехразрядный сумматор комбинационного типа и логический элемент 2 И-ЗИЛИ, причем первые входы первого, второго и третьего разрядов сумматора соединены соответственно с единичными выходами первого, второго и третьего разрядов регистра, а выходыпервого второго и третьего разрядов сумматора соединены с информационными входамисоответственно, второго, третьего и четвертого разрядов регистра, вторые входыпервого и второго разрядов сумматора подключены к выходу элемента 2 И-ЗИЛИ, второйвход третьего разряда сумматора соединенс шиной нулевого потенциала, первый входлогического элемента 2 И-ЗИЛИ соединен сединичными выходами первого и третьегоразрядов регистра, второй вход - с единичными выходами второго и третьего разрядоврегистра, третий вход - с единичным выхо-дом четвертого разряда регистра,Источники информации, принятые во внимание при экспертизе:1, Авторское свидетельство СССР195713, 6 06 У 5/02, 1963,2, Авторское свидетельство СССР184014, 6 06 Г 5/02, 1962,СССР филиал ППП "Патент, г. Ужгород, ул. Проектная 896/64ПИ Государственногно делам из113036, Москва,ж 818 Подписноеомитета Совета Мичисетений и открытийЖ 5, Раушская наб., д.