Устройство для ортогонального преобразования цифровых сигналов по уолшу-адамару

Союз Советски Социалистических Республик(11) 54 О 4 ОРСНОМУ СВЫДЕТЕДЬСТВ ополнительное к авт, свид.ву явлено 29,10.75 (21) 2185890/2) М. Кл. 606 Е 1 нием заявкирис Государственный комитет Совете Министров СССР по делам изобретений н открытий(43) Опубликовано 25.04.77. Бюллетень15 (45) Дата опубликования описания 28.06.77 ДК 681.325 (088.8 72) Авторы изобретен В, В,Лосев, А.А. Будько и В.Д,Дворни(71) Заявит Минский радиотехнический институ) УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕО ЦИФРОВЫХ СИГНАЛОВ ПО УОЛШУ - А ЗОВАНИЯАРУ редыдущий. Таким обустройстве основной анапе преобразованияом - 2 и в третьем - 1.тактов переключатели м, чемп риваемом дов вдвое мень азом в рассм жки в ржит 4 разряда время первых овт етырех Изобретение относится к вычислительнои технике и может быть использовано при передаче дискретных сообщений и команд для цифровой фильтрации.Известно устройство ортогонального преобра- а зования, содержащее три канала единичного преобразования, которые соединены последовательно и обеспечивают на выходе третьего канала получение коэффициентов преобразования по Уолшу от последовательности, составленной из восьми значений 1 О входного сигнала 31. Вход первого канала преобразования соединен с преобразователем аналогового сигнала в цифровой. Генератор тактовых импульсов и синхронизатор обеспечивают согласованную работу всех узлов преобразователя. 1 а Индексатор предназначен для присвоения двоичного индекса (номера) получаемым коэффициентом преобразования. Каждый канал единичного преобразования включает четыре переключателя, арифметический блок, основной и вспомогательный 20 блоки задержки, Отличие каналов преобразования касается их основных блоков задержки. Блок задержки первого канала содержит четыре разряда регистра сдвига. Каждый последующий канал преобразования содержит регистр с числом разря ервого канала преобразования установлены таким бразом, что первые четыре цифры от преобразоателя аналог. цифра поступают в основной блок задержки, а цифры, содержащиеся в основном блоке задержки, поступают через вспомогательныи блок задержки на выход канала преобразования. До конца работы преобразователя основной блок задержки установлен в нулевое состояние, поэтому в первые четыре такта на выходе первого канала преобразования цифр не будет. На следующие четыре такта переключатели первого канала преобразования устанавливаются в другое положение, Цифры, которые были записаны в основном блоке задержки вместе со следующими четырьмя цифрами от преобразователя аналог цифра, поступают в арифметический блок. Арифметический блок вычисляет суммы и разности поступающих чисел, т,е, сумму и разность первого и пятого числа, второго и шестого и т.д. Суммы поступают на выход канала преобразования, а разности - в основной блокзадержки. После того, кдк первые четыре суммы поступили на выход первой ступени преобразования, переключатели устанавливаются в предыдущее состояние и разности, записанные в основной блок, через вспомогательный блок задержки поступают на выход канала преобразования. Далее работа первого канала повторяется. Второй и третий канал работают так ке, кдк и первый, только переключатели коммутируются соответственно вдвое и вчетверо чаще, Нд выходе третьего канала преобразования последовательно получаются коэффициенты преобразования по Уолшу от последовательности, составленной из первых восьми значений входного сигнала, затем От сле)ующх восьми и т.д. Это устройство отличается сложностью конструкции. Наиболее близким по технической сущности кизобретению является устройство, содержащее блок управления и в каждом канале два блока задержки и арифметический блок, управляющий вход которого подключен к соответствующему выходу блока управления, вход устройства подключен к входу первого блока задержки и к первому входу арифметического блока первого канала 121. Канал единичного преобразования на первом этапе преобразования содерж 1(т первый блок задержки, в котором производится задержка ,з(скретного сигнала на время, равное такту следования дискретного сигнала, Лрифмеп(ческий блок ГЧ -п(дзндче(Г дня получения суммы и разности вхогв(ого и выходного сцгалов с первого блока задержки. Второй блок задержки осуществняе 1. задержку разнос(ного сигнала с выхода арифметического блока ца время, равное времени эд- Г(ержки в нервом блоке задержки, и )длержку чисел вдвэе больших, чем в первом блоке задержки. Йыя(ць(е сигналы и устройсвс выд(отся таким образом, что суммарный сигцдн от арифметического блока и разностный сигнал от второго блока задержки чередуются с временным интервалом, равным времени задержки н блоках задержки. На каждом последующем этапе преобразования канал единичного преобразования содержит блоки эа. держки на время вдвое боныпее, чем ца предыдущем этапе, и длЯ храпения чисел вдвое боныиих, чем на предыду 1 цем этапе. Число этапов преобра. зования зависит от дни)(ы,обрабатываемого диск. ретного сигцяяд ини От порядка преобрдэсвдиия.Блоки эддержки выполняются цд регистрах сдвига, Для задержки многоразрядных Гцсел необходимо соет(и(ГЯть пд 1)дллсл 1 НО (есконько ре. гистров счвигд. В каждом канале едициного пре. образования второй блок задержки, снужаи(ий дня задержки рдэцостцого сигнала, должен иметь число регистров соединенных Г)дрднлсньно 1)д оюш больше, чем пе 1)вы) блок, тдк кдк Ои донжсц эддсрживдть ГГ(сл(1 Г):)Г.ос большие, чем с)1)11 блок зд)(.)жк(. 11 с;Гис 111);О., ) ГГО ус О 1(с)и яв:1 ястся ЕГО СЛОГЭГСГГ И Д)111 ДРГ Г" ) )0.И)Э,(Г;ОС(Г. Цель изобретения - упрощение устройства.Это достигается тем, что в устройстве выходарифметического блока каждого канала, кроме последнего, подключен к входу первого блока 5 задержки и первому входу арифметического блокапоследующего канала, выход первого блока за.держки в каждом канале подключен к второму входу арифметического блока и через второй блок задержки - к третьему входу арифметического 1 О блока. Выход арифметического блока последнегоканала соединен с выходом устройства.На фиг. 1 дана схема устройства; на фиг. 2 -график последовательности вычислений.Последовательно соединенные каналы единич Ь ного преобразования содержат два блока задержки1, - 1 э,21 - 2 э и арифметический блок 3, - Зэ.Управляющие входы арифметических блоков подключены к выходам блока управления 4; вход устройства обозначен цифрой 5, а выход цифрой 6.Блоки задержки в первом канале единичногопреобразования задерживают входной дискретный сигнал на один такт каждый. Блоки задержки в каждом последующем канале осуществляют задержку в два раза большую, чем в предыдущем канале.Рассмотрим работу устройства на примереустройства для ортогонального преобразования порядка равного 8 (см. фиг. 2). В этом случае блоки задержки первого канала имеют один разряд ЗО регистра сдвига, второго канала - два, а третьегоканала - четыре, С частотой тактовых иьа(ульсов значения дискретного сигнала последовательно цостунают на вход первого канала. Арифметический бнок производит поочеред 1(о суммирование зна- М чений сигнала с выхода и входа первого блоказадержки и вычитание зцачений сигнала с выхода и входа второго блока задержки.Значения суммы и разности поступают вовторой канал преобразования, где производятся 4 О аналогичные вычисления, но задержки каждогоблока и разрядность сумыируемых и вычитаемых числе возрастает вдвое,Блоки задержки в каждом канале имеют оди.цаковое число регистров сдвига соединенных па- , рдллельно, поскоvьку второй блок задержки, вотличие от иэвестого устройства, задерживает те же числа, что и первый блок задержки. Это при.водит к упроше)ц(ГО устройства.Наряду с этим упрощается и реализация арифр метических блоков поскольку суммирование ив(читнс чисел производится поочередно. Формула изобретения55Устройство дня ор(огоцдльцого преобразованияцифровых сигналов по Уон)цу - ЛГ(Гмру, соержашес б;Гок управления и в кдж:(ом кдцдне два блока задержки ц дрифмс(индский блок, управляющий гО вхо;1 котрого цолкля)чсц к сО(встствуцяцемувыходу блока управления, вход устройства подключен к входу первого блока задержки и к первому входу арифметического блока первого канала, отличающееся тем, что, с целью упрощения устройства, в нем выход арифметичес. кого блока каждого канала, кроме последнего, подключен к входу первого блока задержки и первому входу арифметического блока последующего канала, выход первого блока задержки в каждом канале подключен ко второму входу арифметического блока и через второй блок задержки - к третьему входу арифметическогоблока, выход арифметического блока последнегоканала соединен с выходом устройства.Источники информации, принятые во вниманиепри экспертизе1, Патент США У 3742201, М.Кл, 6 06 Е 7/38,15/34, 1973 г.2. Патент США У 3792355, М.КлЛ Н 04,3 3/18,щ 1974 г. (прототип),са чихание Сло,жег г 2 СоставительТекред я, Б Жерснов ка рректор И. Гокси Редактор Е, Гонча аказ 459 23 Ц 1 Филиал ПГ 1 Г "Г 1 атснт", г, Ужгород, ул. Гроекна Тираж Государствен но делам 113035, Москв8 8 Подиисное го комитета Совета Министров ССС обретений и открытийЖ.35, Раугиская наб., д. 4/5