Устройство для вычисления элементарных функций

(21) 19543852 2) Заявлено 14,08.7 присоединением явки Государстееннын комитет Совета Министров СССР по делам изобретенийи открытий 3) Приоритет(53) УДК 681.14(088 юллетень М 6 Опубликовано 15.02.7 Дата опубликования 3.04.7 исан 2) Авторы изобретения А, Селютин винск 71) Заявитель 54) УСТРОЙСТ Я ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНФУНКЦИИ стей устройсчисляются п позволяет у. в устройстве действие уст тва. Прп о единой меньшитьуправлен ройства. этом все функции вынерционной схеме, что аппаратурные затраты я и увеличить быстроетения является создание устепосредственного вычисления +у, %па и Сова, как базовых е функциональных возможноЦелью изооройства дляфункций К )т. е. расширен Изобретение относится к области вычислительной техники и может найти применение при создании цифровых вычислительных машин, выполняющих вычисление элементарных функций аппаратными средствами.Известно устройство для вычисления элементарных функций 1, содержащее блок управления и блок односторонней памяти. Недостатком известного устройства является низкое быстродействие при вычислении функции %па и Сова.Наиболее близким к предлагаемому изобретению является устройство для вычисления элементарных функций 2, содержащее блок управления, счетчик шагов, регистры, сумматор - вычитатель и блок односторонней памяти.Недостатком такого устройства является отсутствие возможности непосредственного вычисления функций Кхз+у, 51 па и Сова, как базовых. Это приводит к необходимости составления соответствующих программ для указанных функций, что требует значительных затрат времени и оборудования при аппаратной реализации программ. Поставленная цель достигается тем, что вустройство дополнительно введены блок сравнения, счетчик итераций, регистр знаков, сум матор по модулю два и элементИЛИ, причем первый вход блока односторонней памяти связан с первым выходом блока управления, а выход - с первым информационным входом регистра псев доделителя, второй вход которого соединен спервой информационной шиной, а третий вход - с выходом сумматора - вычитателя и первым входом регистра делимого, второй вход которого соединен со второй информа ционной шиной, а выход - с первым входомблока сравнения, с первым входом сумматора - вычитателя и информационным входом регистра модификатора, управляющий вход которого связан со вторым выходом блока уп равления, а выход - со вторым входом сумматора - вычитателя, третий вход которого соединен с выходом регистра псевдоделителя и вторым входом блока сравнения, выход которого связан с первым входом блока управ ления, третий выход которого соединен с первыми управляющими входами регистра псевдочастного и регистра знаков и знакового разряда регистра делимого, четвертый выход - с первым входом сумматора по модулю два, пятый выход - с первыми входами младших разрядов регистра псевдочастного и регистра знаков и управляющим входом регистра делимого, шестой выход - со входом счетчика шагов, седьмой выход - с первым входом элемента ИЛИ и вторым входом младшего разряда регистра псевдочастного, восьмой выход - со вторым входом элемента ИЛИ и первым установочным входом младшего разряда регистра знаков, второй установочный вход которого соединен с выходом знакового разряда регистра делимого, а выход - со вторым входом сумматора по модулю два, выход которого соединен с четвертым входом сумматора - вычитателя, выход младшего разряда регистра псевдочастного связан со вторым входом блока управления, третий вход которого соединен с выходом счетчика итераций, вход которого связан с выходом элемента ИЛИ, четвертый вход блока управления соединен с выходом счетчика шагов. На чертеже показана блок-схема предлагаемого устройства, где: 1 - первая информационная шина (для записи информации в регистр г",евдоделителя /псевдомножимого/, первый вход); 2 - вторая информационная шина (для записи информации в регистр дечимого /произведения/, второй вход); 3 блок односторонней памяти (для хранения констант); 4 - регистр псевдоделитсля (псевдомножимого); 5 - блок сравнения; б - сумматор-вычитатель; 7 - регистр модификатора; 8 - регистр делимого (произведения);9 - знаковый разряд регистра делимого (произведения); 10 - регистр знаков (цифр псевдочастного /псевдомножителя/); 11 - младший разряд регистра знаков; 12 - регистр псевдочастн ого (псевдо множителя);13 - младший разряд регистра псевдочастного (псевдомножителя); 14 - сумматор по модулю два; 15 - счетчик итераций; 16 - элемент ИЛИ; 17 - блок управления; 18 - выход устройства управления для передачи сигнала изменения знака преобразования; 9 - выход устройства управления для передачи сигнала прибавления (вычитания) 1 к (из) младшему разряду регистра псевдочастного (псевдомножителя); 20 - счетчик шагов;21 - выход устройства управления для передачи сигнала прибавления (вычитания) 1 к (из) содержимому счетчика шагов; 22 - выход устройства управления для передачи сигнала сдвига вправо регистров 8, 10 и 12; 23 - выход устройства управления для передачи сигнала сдвига вправо регистра модификатора 7; 24 - выход устройства управления для передачи сигнала выборки очередной константы из постоянного запоминающего устройства; 25 - выход устройства управления для 1 О 15 20 25 30 35 40 45 50 55 60 65 передачи сигнала сдвига влево регистров 8, 10 и 12; 26 - выход устройства управления для передачи сигнала установки знака преобразования. Ниже приведено описание работы устройства для случая десятичной системы счисления, однако, предлагаемое устройство может работать при произвольной значности системы счисления. При вычислении функции К ф:".+у" предлагаемое устройство работает следующим образом. Величины х и у, поступающие на входы 1 и 2, записываются со своими знаками в регистры 4 и 8. Перед началом процесса псевдоделения содержимое счетчика итераций 15 и счетчика шагов 20 обнуляется, а на выходе 26 блока управления 17 появляется сигнал ЛОГ 1, обеспечивающий режим псевдоделения. В начале каждого шага, на котором вычисляется очередная цифра псевдочастного, производится пересылка содержимого знакового разряда 9 регистра делимого 8 в младший разряд 11 регистра знаков 10. Для осуществления модификации выход регистра делимого 8 соединен со входом регистра модификатора 7, на сдвиговый выход которого поступает сигнал с выхода 23 блока управления 17. Величина сдвига регистра 7 определяется содержимым счетчика шагов 20. Выходы регистров 8 и 7 соединены со входами сумматора-вычитателя б, выход которого подключен ко входу регистра 8, для записи в него нового значения делимоо со своим знаком, Выходы регистров 7 и 4 соединены со входами сумматора - вы шпателя 6, выход которого подключен ко входу регистра 4, для записи в него нового значения псевдоделителя со своим знаком. Выход младшего разряда 11 регистра 10 соединен сс входом сумматора 4 для задания режима сложения или вычитания в сумматоре - вычитателе б. После вычисления новых значений псевдоделителя и делимого на выходе 19 блока управления 17 появляется сигнал, осуществляющий прибавление 1 к младшему разряду 13 регистра 12. Процесс продолжается до тех пор, пока на выходе блока сравнения 5 не появится сигнал о том, что содержимое регистра 8 меньше или равно по абсолютной величине содержимому регистра 4, после чего происходит анализ содержимого младшего разряда 13 регистра 12 блоком управления 17 на четность; при нечетном значении содержимого разряда 13 цифра псевдочастного считается вычисленной, при четном значении содержимого разряда 13 производится еще одна итерация. После вычисления очередной цифры псевдочастного (каждая цифра меньше или равна 9) осуществляется проверка содержимого счетчика итераций 15; если содержимое счетчика итераций 15 меньше 9, то на выходе 18 блока управления 17 появляется сигнал, осуществляющий изменение знака преобразования. Далее итерации продолжаются с той разницей, что на выходе 19 блока50 55 60 управления 17 не вырабатывается сигнал прибавления 1 к младшему разряду 13 регистра 12. Процесс продолжается до тех пор, пока содержимое счетчика не станет равным 9. Перед началом вычисления следующей цифры псевдочастного на выходе 25 блока управления 17 появляется сигнал, осуществляющий сдвиг влево регистров 8, 10, 12, а на выходе 21,блока управления 17 появляется сигнал прибавления 1 к содержимому счетчика шагов 20, выход которого подключен ко входу блока управления 17; содержимое счетчика итераций 15 обнуляется. Описанный процесс псевдоделения продолжается до тех пор, пока не будут вычислены все цифры псевдо- частного. По окончании псевдоделения в регистре 4 содержитсявеличина К /х+О, где К - заранее вычисленная константа.При вычислении функций 31 па и Сова устройство работает следующим образом. Величина х, поступающая на вход 2, записывается в регистр 8 со своим знаком. Далее следует процесс псевдоделения на константы вида 10 агс 1 д 10-, который отличается от обычного деления тем, что перед вычислением каждой цифры псевдочастного в регистр 4 записывается новая константа из блока односторонней памяти 3 с помощью сигнала на выходе 24 блока управления 17. Знакопеременное псевдочастное, представляемое только нечетными цифрами, формируется аналогично описанному выше процессу при вычислении функции К 1 к+у, Отличие заключается в том, что не выполняются дополнительные знакопеременные итерации. По окончании процесса псевдоделенпя в регистре 12 содержится пссвдочастное. Псевдоумножение на полученное псевдочастное (псевдомножитель) происходит аналогично описанному выше псевдоделению при вычислении функции К /хх-+у. Отличие заключаетсяв том,что на выходе 26 блока управления 17 появляется сигнал ЛОГ О, обеспечивающий режим псевдоумножения. При умножении на очередную цифру псевдочастного на выходе 19 блока управления 17 появляется сигнал вычитания 1 из младшего разряда 13 регистра 12. Умножение на очередную цифру псевдочастного заканчивается при обнулении разряда 13, после чего производится анализ содержимого счетчика итераций 15. Если оно не равно 9, то выполняются знакопеременные итерации. Для этого на выходе 18 блока управления 17 появляется сигнал изменения знака преобразования. Знакопеременные итерации выполняются до тех пор, пока содержимое счетчика итераций 15 не станет равным 9. Перед началом следующего шага псевдоумножения происходит сдвиг вправо регистров 8, 1 О и 12 с помощью сигнала на выходе 22 блока управления 17. По окончании псевдоумножения в регистре 4 содержит 5 10 15 20 95 30 35 40 45 ся величина К Сова, а в регистре 8 - вслпчи.на К Ьшк,Формула изобретенияУстройство для вычисления элементарных функций, содержащее блок управления, счетчик шагов, регистры, сумматор-вычитатель н блок односторонней памяти, о т л и ч а ю щ е еся тем, что, с целью расширения функциональных возможностей, в него дополнительно введены блок сравнения, счетчик итераций, регистр знаков, сумматор по модулю два и элемент ИЛИ, причем первый вход блока односторонней памяти связан с первым выходом блока управления, а выход - с первым информационным входом регистра гсевдоделптеля, второй вход которого соединен с первой информационной шиной, а третий вход - с выходом сумматора-вычитателя и первым входом регистра делимого, второй вход которого соединен со второй информационной шиной, а выход - с первым входом блока сравнения, с первым входом сумматора-вычитателя и информационным входом регистра модификатора, управляющий вход которого связан со вторым выходом блока управления, а выход - со вторым входом сумматора-вы читателя, третий вход которого соединен с выходом регистра псевдоделителя и вторым входом блока сравнения, выход которого связан с первым входом блока управления, третий выход которого соединен с первыми управляющими входами регистра псевдочастного и регистра знаков и знакового разряда регистра делимого, четвертый выход - с первым входом сумматора по модулю два, пятый выход - с первыми входами младших разрядов рсгистра псевдочастного и регистра знаков и управляющим входом регистра делимого, шестой выход - со входом счетчика шагов, седьмой выход - с первым входом элемента ИЛИ и вторым входом младшего разряда регистра псевдочастного, восьмой выход - со вторым входом элемента ИЛИ и первым установочным входом младшего разряда регистра знаков, второй установочнывход которого соединен с выходом знакового разряда регистра делимого, а выход - со вторым входом сумматора по модулю два,выход которого соединен с четвертым входом сумматора-вычитателя, выход младшего разряда регистра псевдочастного связан со вторым входом блока управления, третий вход которого соединен с выходом счетчика итераций, вход которого связан с выходом элемента ИЛИ, четвертый вход блока управления соединен с выходом счетчика шагов.Источники информации, принятые во внимание прп экспертизе: 1. Авторское свидетельство СССР ЛЪ 404082,М. Кл. 6 06 Р 7/38, опубл. 16.06.72. 2, УВМ 1 огпа о 1 геэеагс 1 з апд йенеортпеп 1ч. 62, 1962, стр. 210 - 216.546890Составитель А. Горностаев Редактор Н, КаменскаяТекред Е, Хмелева Корректор Л. Денискина Заказ 440/10 Изд Лъ 177 Тираж 899 Подписное ЦНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытий 113035, Москва, )К, Раушская наб., д. 4/5Типография, пр. Сапунова, 2