Логическое запоминающее устройство

ОП ЯСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДВТЕДЬСТВУ Союз Советских Социалистических Республикс присоединением (23) 1 ьриоритет - (43) Опубликован (45) Дата опубли всударственнье мвммтетСоввтв Ммнмстров СССвв двяам нзобретеимми втмрмтмм . Яв 1104 76 53) УДК 681,327(7 т) Заявители Государственноесоюзное конструкторско-технологическое бюро по проектированию счетных машин и Ленинградский ордена Ленина алект отехнический инстит им. В. И. Ульянова (Ленина) СТРОЙСТВО ЗАПОМИНАЮ 54 ЛОГИЧ Й с" блоо логнческое запополняюшее рнфю. - сние, вычитание, уф 4.1 зобретение относится к вычислительной ; анализа переполнения, аоединеннытехнике и может найти широкое применение 1 ками вентилей сдвига,в периферийных средствах АСУП, а также в, Однако такие логические запоминающиевероятностных вычислительных машинах, устройства имеют сравнительно малую скоа рость выполнения арифметических операций.Известны логические запоминающие уст-; При этом на реализацию цикла суммироваройства, содержащие накопитель на инте- ния, являюшегося основой выполнения всехгральных числовых ферритовых линейках, арифметических операций, приходится двад, прошитых адресными шинами опроса и запи- цать один рабочий такт, что значительноси и разрядными обмотками считывания и 10, снижает производительность устройства взапрета, блоки усилителей воспроизведения, , целом,входы которых соединены с соответствую-Целью изобретения является повышениешими разрядными обмотками считывания, а быстродействия логического запоминаюшеговыходы - с блоком вентилей сдвига, блоки, устройства,выборки адресов, подк юченные к соответ Для этого предложенное устройство соствуюшим адресным шинам опроса и запи- держит генераторы тока первого и второгоси, формирователи разрядного тока запрета операндов, подключенные к соответствуюпервых и вторых операндов, соединелные с шим обмоткам запрета каждого операнда, асоответствуюшими обмотками запрета в каж- обмотки считывания первых и вторых опсдом разряде, разрядные элементы "И", вхо рандов включены в каждом разряде встречды которых соединены с соответствуюшими но,выходами разрядного регистра и блока син- На чертеже изображенхронизапии, а выходы - с разрядпымн эле- минаюшее устройство, выментами ИЛИ, узел анализа знака, под- тическно операции (сложгг икпюченный к разрядному регнстру, и узел 251 ноженне, деление),507899 Оно содержит накопнч ель, выполненный на интегральных числовых линейках 1 с адресными шипами опроса 2, записи 3 и разряд.;ь 1 л.и обмотками считывания 4, запрета 5, Выходы блока усилителей воспроизведения 6 соединены с соответствующими разрядными обмотками считывания 4, а выходы с блоком вентилей сдвига 7, Блоки выборки адресов 8 подключены к соответствующим адресным шинам опроса 2 и за 16 писи 3. Формирователи разрядного тока запрета первых операндов 9 и вторых операндов 10 соединены с соответствующими обмотками запрета по каждому разряду в отдельнсжзн, выходы которых объединены в1 б группы первых операндов 11 и вторых операндов 12 и подключены к одноименным4генераторам тока 13 и 14. Разрядные элементы И 15, вь 1 ходы которых соединены с соответствующими выходами разрядного регистра 16 и блока синхронизации 17, соединены с разрядными элементами ИЛИ 18, Узел анализа знака 19 подключен к разрядному регистру 16, а узел анализа переполиения 20 к блоку вентилей сдвига 7, Узел дополнительных элементов И подключен к блоку вентилей сдвига 7 и разрядному регистру 16. Устройство работает следующим образом:30В исходном состоянии в М - ой ячейке накопителя, принадлежащей к группе ячеек первых операндов, хранится операнд У( УУ ), а второй операнд Х (ХХ ) хранится в А( -ой ячейке, прийад- ффИлежащей к группе ячеек вторых операндов.Рассмотрим реализацию операции суммирования, на которой основаны другие арифметические операции: сложение, вычитание,умножение, деленце,Алгоритм суммирования сводится к формированию и разрядндго слова суммы 5.го тоЕ 2 и слова переносов 1 + 1, сдвинутому на один разряд влево. После получения первого слова суммы по глас( 2 ислорд переносов проводится анализ словаперрцдров. Если Р 1+1 Ф О , то цикл суммирования повторяется,. причем, операцияпоразрядного суммирования по пО 2полняется между словом суммы по ПЗОЙ 2и словом переносовсдвинутому на один разряд в стоюлу старшнх разрядов При Р = О,процесс суммировщьчя заканчивается,4гистра, узла анализа знака и блока синхронизации.Во 2-ом такте производится считывание4 ячейки, содержимое которой поступаЪтчерез блок усилителей воспроизведения ивентилей сдвига в разрядный регистр.В 3-ем такте содержимое разрядногорегистра (У) записывается обратно в ячейку 4), при этом срабатывает генератортока первого операнда 13 и соответствую-щие формирователи разрядного тока запрета гАрвых операндов,В 4-ом такте значение операнда У, хранящегося в разрядном регистре, сдвигаетсяна один разряд влево.В 5-ом такте содержимое разрядного регистра ( У) инвертируется и записывается вячейку А 1 + 1 аналогично 3-му такту,В 6-ом такте разрядный регистр устанавливается в состоявшие фО".В 7-ом считывается ячейка л 1 и содержимое ее зайоминается в разрядном регистре. ОВ 8-ом такте производится запись прямого кода содержимого разрядного регистра (Х) в ячейку Й, при Ътом срабатывает генератор тока второго операнда 14.В 9-ом такте инвертированный код (Х)записывается в ячейку А) + 1,В 10-ом такте разрядный регистр устанавливается в состояние "0".В 1 1-ом такте считщаются ячейки 41и 1 и, в результате встречного включения обмоток считывания ( усилители воспроизведения 2-х полярные), в разрядный регистр записывается первая сумма потОЙ 2,которая в следующем 12 такте заноситсяв ячейку йВ 13-ом такте обнуляется разрядныйрегистр,В 14-ом считывается ячейка л) + 1 ипроивводится сдвиг содержимого на одинразряд влево, В результате этого в разрядном регистре будем иметь (. / Х ),В 15-ом такте записывается в инвертированном виде содержимое из разрядногорегистра в ячейку В оизводится анализ переноса, Если Р= ( у Х ) = О, тосуммирование заканчивается, если Р 1 О,то цикл суммирования повторяется.В 16-ом такте проводится анализ переополнения узлом 201 нкл сулмирования реализуется за 16 55 рабочих тактов, что иа 5 тактов меньше, чем в прнвсденнол 1 прототипе.В 1-ом такте, как обычно перед нача.,":.м работь 1, производится установка в состояние "0" всех триггеров разрядного ре Операция сложения отличается от операции суммирования только тем, что прооизводится преобразование прямых кодов операндов в обратные и результат операции записывается со своил знаком, т,е, преобразование нз обратного кода в прямой.Выполнение операции вычитания отлиюется от операции сложения тем, что у ъц читаемого необходимо инвертировать знак.Операция умножения выполняется в со ответствии с алгоритмом умножения наж,ная с младших разрядов со сдвигом частичного произведения вправо, В каждом цикле . умножения множимое либо Суммируется с , частичным произведением, если в соответ , ствуюшем разряде множителя была едини, ца, либо не суммируется, если в соответ; ствуюшем разряде множителя был нуль, При этом знак полученного произведения определяетсякак сумма по в 9 одулю 2 знаков, множимого и множителя, а затем нрисваи вается произведению, Значение младшего , разряда множителя и окончание операции умножения определяется посредством соот.ветствующего узла дополнительных элементов И 21. Формула изобретенияЛогическое запоминающее устройство, содержащее накопитель на интегральных числовых ферритовых линейках, прошитых щ, 6ресными шинами опроса и записи и разряд, ными обмотками считывания и запрета, бло ки усилителей воспроизведения, входы кото. рых соединены с;соответствуомими разряд-ными "обмотками считывания, а ьыходы - сблбкам вентилей сдвига, блоки выборки ад,ресов,подключенные к соответствуншим адресным шинам опроса и записи, формирователи разрядного тока запрета первых и вторых щ операйдов, соединенные с соответствуюшимиобмотками запрета в каждом разряде, разрядные элементы "Иф, входы которых соединены с соответствуюшими выходами разрядного регистра и блока синхронизации, а вы о ы - э я ыми лементами ФИЛИ"15 хд срардн эь, узел анализа знака, подключенный к разряд ному регистру, и узел анализа переполне ния, соединенный с блоком вентилей сдви га, ,о т л й ч а ю щ е е с я тем, что,с рцелью повышения быстродействия устрой ства, оно содержит генераторы тока первого и второго операндов, подключенные ксоответствуюшим обмоткам запрета каждого операнда, а обмотки считывания первых щ и,вторыхоперандов включены в каждом раз,ряде встречно.Р Гос 03 илиал ППП фПатент", "Ужгород, ул, Гагарина, 101 ТиРаж 723 арственного комитета С по делам изобретений и москва, Ж, Раушска Подписноевета Министровоткрытийнаб., д, 4/5