Преобразователь двоично-десятичного в двоичный и обратнокода

п 435519 ОП ИСАН ИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советский Социалистических Республик(61) Зависимое от авт. свидетельства (22) Заявлено 14.06.71 (21) 1668580/18-24 с присоединением заявки51) М. Кл. б 061 5/02 осударственный комитетСовета Министров СССРоо делам иэааретениии открытий(088.8) юллетень25 та опубликования описания 18.11.72 О Изобретение относится к области автоматики и вычислительной техники и предназначено для преобразования кодов.Известен преобразователь двоично-десятичного кода в двоичный и двоичного кода в двоично-десятичный, содержащий, при преобразовании (и+1) -разрядного десятичного числа первый регистр с (4 п+1) разрядами, сумматор с (4 п+1) разрядами, второй регистр с 12 п разрядами, схемы И и ИЛИ. 1Однако при сравнительно невысоком быстродействии, количество оборудования, необходимого для реализации данного преобразователя, велико, что снижает надежность устройства, 1Целью изобретения является упрощение устройства и повышение его быстродействия.Сущность изобретения заключается в том, что регистр содержит (12 п+4) разрядов. Выход каждого г-го разряда сумматора, кроме 2 (4 п+1)-го, соединен со входом (4 п+г)-го разряда регистра. Инверсный выход 1-го разряда регистра 1=5, 6 4 (и+1), (12 п+1), (12 п+4)1 соединен со входом (г - 4)-го разряда регистра. Выход Й-го разряда регистра 2 й=(4 п+5), , (8 п+4), кроме (8 п+2)-го разряда, соединен со входом пг-го разряда сумматора пг=4, 5,(4 п+3)1 и, кроме (8 п+4)-го разряда, соединен со вторым входом д-го разряда сумматора (д=2, 3 4 п). 3 Выходы (8 п+6) -го, (8 п+7) -го и 8(п+1) -го разрядов регистра соединены со вторыми входами (4 п+2)-го (4 п+3)-го (4 п+4)-го разрядов сумматора соответственно, Причем выходы (8 п+2)-го и (8 п+5)-го разрядов регистра соединены через первую схему ИЛИ с первым входом (4 п+1)-го разряда сумматора со входами первой схемы И, соединенной по входу с выходом (8 п+4)-го разряда регистра. Выход этой схемы И и выход (4 п+1)-го разряда сумматора соединены через вторую схему ИЛИ со входом (8 п+1)- го разряда регистра. Выходы (8 п+2) -го (8 п+5)-го и инверсный выход (8 п+4)-го разрядов регистра соединены со входами второй схемы И, выход которой и выход (8 п+4)-го разряда регистра соединены через третью схему ИЛИ со вторым входом (4 п+1)-го разряда сумматора.Схема устройства при преобразовании трех- разрядного десятичного числа (т. е. п=2) изображена на фиг. 1 - 3,Устройство содержит 0 триггеров 1 - 28, образующих двадцативосьмиразрядный регистр 29, схемы ИЛИ 30, 31, схемы И 32, 33, сумматор 34, выполненный на двенадцати одноразрядных сумматорах 35 - 46 и схему ИЛИ 47. Выходы сумматоров 48 - 59 соединены со входами соответствующих разрядов регистра 29,435519 30 Связи в преобразователе осуществляются через шины 60 - 65 (тактирующие цепи на чертежах не показаны).Устройство работает следующим образом.Информация (например, десятичное число 639) в двоично-десятичном коде записывается в триггеры 17 - 28 регистра 29, причем цифра 6 записывается в триггеры 17 - 20.В первом такте работы устройства происходит умножение 6 Х 10 и сложение результата со следующей цифрой 3, Практически происходит сложение трех слагаемых:(6 Х 2)+(6 Х 8)+3=12+48+3=63, т, е,00 П01100110111111 а - = 63 о 5 10 15 20 25 Результат записывается в триггеры 15 - 20 регистра и одновременно происходит сдвиг на четыре разряда влево содержимое триггеров 25 - 28 регистра, который сводится к записи следующей цифры 9 в триггеры 21 - 24.Во втором такте происходит умножение числа 63 на 10 и сложение с 9;(63 Х 2) + (63 Х 8) +9=126+504+9=639, т. е.10011111111111111001111111 = 639 о На двухвходовой сумматор 43 поступаюттри слагаемых: с триггеров 18, 20 и 21. В этомслучае срабатывает схема И 32 и через схему ИЛИ 47 в триггер 17 регистра с приходом тактирующего импульса записываетсяединица. Сумматор 43 вырабатывает необходимый в этом случае перенос в старшийразряд, так как через схемы ИЛИ 30 и 31на оба его входа поступает информация.Когда в триггерах 18 и 21 регистра записана 1, а в триггере 20 - О, срабатываетсхема И 32 и с ее выхода через схему ИЛИ31 на второй вход сумматора 43 поступаетвторое слагаемое.В этом случае сумма в сумматоре 43 равнанулю, и это значение суммы с приходом тактового импульса записывается через схемуИЛИ 47 в триггер 17 регистра (образуегсяперенос в старший разряд),Перенос из младших разрядов сумматора34 (двухвходовые сумматоры 44 - 46), который мог бы изменить в сумматоре 43 значение 1 на О или О на 1, при использовании схем И 32 и 33 возникнуть не может.Во всех других ситуациях работа двухвходового сумматора не нарушается.Для перевода целых чисел из двоичного кода в двоично-десятичный их необходимо масштабировать любым известным способом,Число разрядов после масштабирования целесообразно оставлять равным 4 п, где и - число десятичных цифр в максимальном преобразуемом числе, Это дает возможность провести преобразование с высокой точностью. 35 40 45 50 55 60 65 4Масштабированное число записывается в триггеры 13 - 20 регистра 29. При этом используются те же цепи, что и при переводе из двоично-десятичного кода в двоичный. В первом такте происходит умножение масштабированного числа на 10. Произведение записывается в триггеры 9 - 20 регистра 29, причем в третьей тетраде (триггеры 9 - 12) записывается первая десятичная цифра.Во втором такте происходит сдвиг содержимого триггеров 4 - 12 регистра 29 на четыре разряда влево и умножение на 10 остатка числа, записанного в триггерах 13 - 20 регистра 29.Произведение записывается в триггеры 9 - 20 регистра 29, в третьей тетраде (триггеры 9 - 12) образуется вторая десятичная цифра.В третьем также происходит сдвиг содержимого триггеров 4 - 12 регистра 29 на четыре разряда влево и умножение на 10 остатка числа, записанного в триггерах 13 - 20. Произведение записывается в триггеры 9 - 20 регистра 29, в третьей тетраде (триггеры 9 - 12) образуется третья десятичная цифра,Устройство позволяет преобразовывать из двоичного кода в двоично-десятичный и дроби с точностью и десятичных цифр после запятой. Предмет изобретения Преобразователь двоично-десятичного кода в двоичный и обратно, содержащий регистр, выполненный на Й триггерах, сумматор с 4(п+1) разрядами, где (а+1) - число разрядов десятичного числа, схемы И и ИЛИ, отличающийся тем, что, с целью упрощения устройства и повышения его быстродействия, регистр содержит (12 а+4) разрядов; выход каждого г-го разряда сумматора, кроме (4 п+1) -го, соединен со входом (4 а+г)-го разряда регистра; инверсный выход 1-го разряда регистра 1=5, 6, , 4(а+1), (12 п+1), , (12 п+4)1 соединен со входом (1 - 4) -го разряда регистра; выход Й-го разряда регистра Уг=(4 п+5), , (8 а+4), кроме (Яп+2)-го разряда, соединен со входом т-го разряда сумматора т=4, 5, , (4 п+3) и; кроме (8 п+4)-го разряда, соединен со вторым входом д-го разряда сумматора (д=2, 3,4 п); выходы (8 п+6) -го, (8 п+7) -го и 8(п+1)-го разрядов регистра соединены со вторыми входами (4 п+2) -го, (4 п+3) -го и (4 п+4) -го разрядов сумматора соответственно; причем выходы (8 п+2) -го и (8 п+5) -го разрядов регистра соединены через первую схему ИЛИ с первым входом (4 п+1) -го разряда сумматора со входами первой схемы И, соединенной по входу с выходом (8 п+4)-го разряда регистра; выход этой схемы И и выход (4 а+1)-го разряда сумматора соединены через вторую схему ИЛИ со входом (8 п+1)-го разряда регистра; выходы(8 п+2) -го, (8 п+5) -го и инверсный выход (8 п+4)-го разрядов регистра соединены со входами второй схемы И, выход которой и 4355196гыход (8 п+4)-го разряда регистра соединены через третью схему ИЛИ со вторым входом (4 п+1) -го разряда сумматора.435519 фиг,7 Составитель В. Игнатущенко Техред В. Рыбалова Корректор Л. Царькова Редактор Л. Утехина Типография, пр. Сапунова, 2 Заказ 3106 ЛО Изд.64 Тираж 624 ПодписноеЦНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытийМосква, Ж, Раушская наб., д. 4/5