Всесоюзн. ая патентно-гехвг: е-яд1

Союз Советскик Социалистическиз Республик,1 Х,1969 ( 1360318/18-24) Заявлен л. 21 а", 36,02 12 цт:1, 1/04 исоедццсццсм заягкц . Комитет оо делам обретений и открытий ори Совете Министров СССРК Н 03 3/82 б 061 1/04Л,Е 621,374 А 4(088.8 МП торите ллетець35 та опубликования опцсашгя 1.11.197 Лвторизобретения всесОюандкЦЕНИНО-УД-.,Д 11 БИБЛИд;-;1 О. Д. Шишмац явитель Я И РОВАТЕЛ ПУЛЬСНЬХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ публиковапо 19.Х 1.1970. Б Предлагаемое изобретение относится к области автоматики и может быть использовано в приборах автоматгки, измерительной техники, радволокацлги и радионавигации, в частности, для формирования точных временных 5 интервалов с помощью импульсных последовательностей.Известны различные устройства для формирования време нных интервалов с помощью бинарной последовательности импульсов. 10Известное устройство содержит двоичный делитель частоты, работающий от генератора опорных импульсов, статгический регистр, многовходовую схему совпадения ц программный блок, причем импульс на выходе схемы со впадения, являющемся выходом всего устройства формирования, появляется,при точном совпадении состояний двоичного делителя и статического регистра, В последний из программного блока последовательно во времени 20 по командам цз схемы совпадения записываются числа, соотьстствуюц 1 цс временному полохкенцго очередных формируемых импульсоз относительно момента обнуления двоичного делителя, В известном устройстве имеется 25 связь, с помощью которой в конце цикла формирования импульсов производится сброс в нулевое положение двоичного делителя по команде из программного блока (вход цикловой синхронизации двоичного делителя). Эта 30 связь сущестгецио ограничивает быстродействие схемы, ц сггсдоватсльцо, точность временного положеш;я формируемых импульсов. Действ;гтсльцо по:ле формирования последнего импульса по: лсдоватсльцостц в данном цикле работы регистра цз программного блока подается команда ца устацовку регистра делителя в пулевое положение и записывается новое ч:гсло в регистр. Очевидно, что люоая команда цз ц,. Огрггммпого блока на установку в нтль двоичного делителя должна быть иестко сццхрОццз:гроваца с работой двоичного делителя ц схемы сравнения. В про 1 тцвпом случае все последующие (после уста- НОВКП В 1 ЦОЛЬ ДЗО:1 ЧЦОГО ДСЛЦТЕЛЯ) ИМПУЛЬСЫ будут сформирова;гы с ошибкой во времени. Для цели этой сггпхронцзаццц служит, в частности, связь схемы совпадения с тактовым входом программного блока. Следует отметить, что если (гг - 1) -й входной импульс двоичного дслцтеля устацавлцваст последний и состояние, совпадающее с состоянием статического регистра, в котором записан код временного положегпя последнего импульса цикла формируемой импульсной последовательнОсти, то В 11 раоотан 11 ый пр 11 этом импульс на выходе схемы созпадсцгш должен успеть обеспечить срабатызаггце программного блока ц установку в 11 оль дгопчпого делителя до постбплснця ца вход делителя следующего, гг-говх) пр.бл + уст.в,О,) 2 лисек, 3входного импульса. В противном случае все последующие формируемые импульсы будут иметь ошибку зо временном положении, так как поль делителя будет сбит, причем эта оцгпбка будет увеличиваться с каждым новым циклом. Следовательно, суммарное время срабатывания программного блока л время установки в цоль двоичного делителя по входу цпкловой синхронизации должно быть значительно меньше периода входных импульсов двоичного делителя.Это соображение, при учете реальных времен срабатывания протраммного блока и установки в ноль (по входу ццклозой сццроцизации) двоичного делителя, вынуждает при использовании прототила увеличивать период входной частоты двоичного делителя.Последнее, з свою очередь, обусловливает невысокую точность задания временного положения цмпульсоз цз программного блока, делает невозможным получение,времеццое положение которых определяется с малым дцскретом, т. е. с высокой степенью точности. Например, з случае, если быстродействие программного блока 1,р,б,=1 цксек и время установки двоичного делителя в нуль по входу цикловой синхронизации ус;.Оо = 1,яксек., ц период входных импульсов двоичного делителя Т,должен быть т. е. задать цз программного блока (ц получить ца выходе устройстза) импульс, временное положение когорого определялось бы (для цифр нашего примера) с точностью, превышающей 2 лксек, невозможно.Таким образом, наличие цикловой синхронизации двоичного делителя по команде из программного блока создает зависимость точности формирования импульсных последовательностей от быстродействия,программного блока. Этот недостаток существенно ограничивает возможности практического использования известного устройства. Целью изобретения является устранение зависимости точности формирования произвольных импульсных последовательностей от быстродействия программного блока, или другими словами, повышение быстродействия формирователя.Эта цель достигается в предлагаемом устройстве введением суммирующего устройства с разрядностью, равной разрядности двоичного делителя (и регистра памяти), ц,не- учитываемым, переполнением разрядной сетки. Выход суммирующего устройства соединен с входом регистра памяти, а один:вход суммирующего устройства соединен с выходом программного устройства, другой - с выходом регистра памяти, присоединенным одновременно к входу схемы совпадения,На фиг. 1 изображена схема предлагаемого формирователя импульсных последовательностей; на фиг. 2 - временная диаграмма, по 5 10 15 20 25 30 35 40 45 50 55 60 65 4ясняющая принцип работы суммирующего устройства,Предлагаемый формирователь импульсных последовательностей содержит генератор 1 опорных импульсов, выход которого соединен с входом двоичного делителя 2. С целью увеличения быстродействия этот делитель может быть выполнен, налример, по схеме с параллельным переносом, что обеспечивает постоянную (и гораздо меньшую периода повторения входных импульсов) паразитную задержку установления в цем любого двоичного кода при поступлении любого очередного входного имлульса. Выходы всех разрядов двоичного делителя 2 соединены с соответствующими входами многоразрядной схемы совпадения кодов 3, причем на вторые входы схемы совпадения кодов 3 подаются соответствующие разряды регистра, памяти 4, Логически схема совпадения кодов 3 выполняет операцию равнозначностц ,кодов двоичного делителя 2 и регистра памяти 4. Выход схемы совпадения кодов 3 является выходом формирователя ц присоединен одновременно ко входу программного устройства 5, обеспечивая запуск выполнения программы в лоследнем.Отличительной особенностью предлагаемого формирователя импульсных последовательностей является введение суммирующего устройства 6. Один его многоразрядный вход (первое слагаемое) соединен с выходом программного устройства 5, другой многоразрядный вход (второе слагаемое) соединен с выходом регистра памяти 4, присоединенным одновременно и к схеме совпадения кодов 3, Многоразрядный выход суммирующего устройства 6 (сумма) присоединен к входу регистра памяти 4. Разрядность всех указанных входов и выходов, а также самого суммирующего устройства 6, равна разрядности двоичного делителя 2 и регистра памяти 4. Особенность выполнения суммирующего устройства 6 состоит в том, что единица перевыполнения, выходящая при суммировании слагаемых,за разрядную сетку блока из старшего разряда суммы, отбрасывается и нигде в дальнейшем не учитывается. Э го нринципиально важно для работы предлагаемого устройства и в то же время существенно облегчает техническую реализацию суммирующего устройства 6.К,ак известно, в подобных схемах импульс на выходе схемы совпадения кодов 3 вырабатывается при совпадении (с точностью до младшего разряда) динамического, меняющегося с каждым входным импульсом, кода двоичного,делителя 2 со статичваким кодом регистра памяти 4. Код в этом регистре меняется значительно реже: один раз для каждого из формируемых импульсов. Код временного положения очередного формируемого импульса, записанный в регистр 4, численно равен:промежутку времени от момента обнуления двоичного делителя 2 до требуемого момента формирования импульса, причем60 65 от промежуток временен выражен в единих периода повторения входных импульсов оичиого делителя 2. Однако если в известм устройстве двоичный делитель 2 в конце :кла формирования импульсов (а величина :кла не может быть больше емкости двоичго делителя 2) принудительно обнуляется команде из программного устройства 5, то предлагаемом устройстве двоичный делиль 2 обнуляется самостоятельно, естестнно, в процессе поступления на его вход 1 пульсов с выхода генератора 1, т. е. точчо рез период повторения его (делителя) выдных импульсов. В известном устройстве цз ограммного усгройства 5 в регистр ламя необходимо записывать число, соотвегвующее промежутку времени от момента инудгительного обнуления (в данном цикле) оичцого делителя 2 до момента формировая импульса. При этом в известном устройве необходимо раз в цикл проводить обнуние двоичного делителя 2 синхронно и син 1 зно с последним импульсом цикла. В предгаемом устройстве указанную операцию, едъявляющую повышенные требования к ограммному устройству 5, лроводить не до. Здесь из программного устройства 5 по маиде из схемы совпадения кодов 3, т. е. сле формирования очередного импульса А м. фиг, 2), в суммирующее устройство 6 поется число, соотве ствующее промежутку емени между уже сформцрованным импульм А (запустившим программное устройво 5) и следующим импульсом Б, формировие которого должно быть обеспечено. Там образом, алгоритм программного устройва 5 несколько проще: этот блок выдает суммирующее устройство 6 всегда для ех импульсов цикла величину временного ссогласования двух соседних, импульсов, е. алгоритм программного устройства 5 не висит от расположения формируемого имльса в цикле. Указанная величина временго рассогласования уже сформированного 1 пульса А и импульса Б, подлежащего фор 1 рованию, является первым слагаемым сумрующето блока (см. фиг. 2, величина 1 юА). качестве второго слагаемого на вход сумрующего устройства 6 из регистра памя постоянно подается код временного пожения уже сформированного импульса Л, е. временное расстояние импульса А от мо;нта естественного обнуления двоичного лителя 2, выраженное в единицах периода вторения входных импульсов этого делите (см. фиг. 2, величина 1 ).Как указано выше, разрядность суммируюего устройства 6 и обоих, поступающих на о входы слагаемых равна разрядности двоного делителя 2, а единица переполнения, гходящая из старшего разряда образуюейся суммы, отбрасьвается. Благодаря этим обенностям суммирующего устройства, рельтат суммирования числа, соответствуюего временному расстоянию уже сформиро 5 10 15 20 25 30 35 40 45 50 6ванного импульса А от момента естествен: ного обнуления двоичного делителя 2 (см фиг. 2, величина д), с числом, соответствую щгим временному расстоянию между импульсом А ц подлежащим формирозацию следующим импульсом Б (см. фиг, 2, величина 1 ьл ) будет точно соогветствовать временному ра стояншо от момента естественного обнулс нця двоишого делителя 2 до момента формирования импульса Б (см. фиг. 2, всличи. на 1 х ) при любом расположенпи импульсов А и Б относительно друг друга и относительно момента естественного обнуления двоичного делителя 2. Следовательно, результат суммирования, переписываемый из суммирующего устроцства 6 в схему совпадения кодов 3, обеспечит правильное формирование импульса Б.Таким образом, после окончания формирования очередного импульса А, соответствующий импульс со схемы совпадения кодов 3 запускает программное устройство 5. После выработки в последнем числа, соответствующего временному рассогласовашцо уже сформированного импульса А и подлежащего формированию следующего импульса Б, указанное число поступает в качестве первого слагаемого на вход суммирующего устройства 6, обуславливая начало процесса сложения (второе слагаемое подается цз регистра памяти 4 в суммирующее устройство 6 постоянно). Результат суммирования переписывается в регистр памяти 4. Прп совпадении этого результата с диамическпм кодом двоичного делителя 2 формируется очередноц импульс Б на выходе схемы совпадения кодов 3, он запускает программное устройство 5 и весь описанный выше процесс повторяется.Танским образом, введение суммирующего устройства 6 позволило устранить цикловую синхронизацию двоичного делителя 2 по команде из программного устройства 5, что в свою очередь дало возможность устранить зависимость точности формирования произвольных импульсных последовательностей от быстродействия программного блока.Это позволило в предлагаемом формирователе импульсных последовательностей обеспечить легкий временной режим программного 5 и суммирующего 6 устроцств, так как на их,работу отводится весь промежуток времени между двумя соседними формируемыми импульсами. Предмет изобретения Формирователь импульсных последовательностей, содержащий генератор опорных импульсов, выход которого соединен с входом двоичного делителя частоты. схему совпадения, одна группа входов которой соединена с выходами делителя частоты, регистр памяти, выходы которого соединены со второй группой входов схемы совпадения, программное устройство, связашое со входами регистра287105 анг Составитель В, Е. Валшгкеннчедактор Е. В, Семанова Техред А. А. Камышникова Корректор Н, Л. Бронская Заказ 3951 б Тирахс 480 ПодписноЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССМосква, Ж 35, Раушская наб., д. 4(5 ипография, пр, Сапунова,памяти, отлияаоциася тем, что, с целью повышения быстродействия формирователя, он дополнительно содержит суммирующее устройство, одна группа входов которого соедннена с выходами программного устрой ства, другая группа - с выходами регистр памяти, а выходы суммирующего устройств соединены с входами регистра памяти.