Преобразователь двоично-десятичного кода в двоичный

.91. Бюл. У 18укаль и А.А.Иостак25(О 88.8)ское свидетельство СССРкл. Н 03 М 7/12, 1979.ое свидетельство СССРК 4 4032 О 4 /24-24,7/12, О 4 . О 4,88,Г лит но селв дв и е ч ройв уст преоб держи м ления зоват входы Аормационны вход 5 преобр6 и тактовыйвыход 8 прея, упр а вляющи реобразовател ателя. ГОСУДАРСТВЕННЫЙ НОМИТЕТпО изОБРетениям и ОтнРытиямпРИ гннт ссо Изобретение относится к выч тельной технике и может быть ьзовано для быстрого преобразования десятичных чисел в двоичные.Целью изобретения является упро щение преобразователя.На Лиг. 1 приведена структурная схема предлагаемого преобразователя двоично-десятичного кода в двоичный; на фиг. 2 - схема узла преобразования; на Аиг. 3 - схема блока накопления.Преобразователь двоично-десятичного кода в двоичный (йиг. 1) содержит группу 1 блоков 21 - 2преобра - зования параллельного двоична-десятичного. кода в последовательный двоичный, блоки 31-3 памяти, блок 4 накоп 11 РЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧКОДА В ВОИЧНЬЯИзобретение относится к вычисьной технике и может быть примедля быстрого преобразования чиз десятичной системы счисления чную. Цель изобретения - упрото достигается путем введенияство группы из (пав+1) блоков разования, каждый из которых сот регистр, делитель на два и татор с соответствующими связяз,п. А-лы, 3 ил. Блок 21 преобразования1 с ( 1,+ С)3 (юиг 2) содеРжит коммутатор 9 РегистР 1 О и делитель на два 11 (вы ходом младшего разряда регистра 1 Оявляется выход 1.1, а выходом делителя на два 11 - выход 131),Блок 4 накопления (Аиг.3) содержит первый 14 и второй 15 узлы суммирования, регистр 16.Блок 2, предназначен для преобразования соответствующих тетрад исходного двоично-десятичного кода (п=2, 3) в двоичный код . Преобразование может быть осуществлено различными методами, в частности методом последа- с вательного деления преобразуемого кода на два (именно этот метод и предполагается на Лиг. 2) . Коммутатор 9 пропускает инйогмацию или с входа 5или с выхода 13делителя 11.В блоках 31-. эквивалентов по определенным адресам хранятся суммыдвоичных эквивалентов значений разрядов, Аормируемых в каждом такте на выходах соответствующих блоков 2 пре" образования.Блок 4 предназначен для суммирования и накопления информации, поступающей в кажлом такте с выходов блоков 31-3,щ эквивалентов и младшего блока 2преобразования. Блок состоит из 1 О первого узла 14 суммирования, осуществляющего преобразование (щ+1)-рядного кода в и-рядный 1=.,3,4 . рядность кода, Аормируемого на выходе первого узла 14 суммирования), регистра 16, предназначенного для хранения результата, Формируемого в каждом такте на выходах первого узла 14 суммирования в а - рядном коде и второго узла 15 суммирования, который производит пре О образование о-рядного кода в однорядный после завершения последнего такта работы устройства.Преобразователь работает следующим образом, 25Пусть в исходном состоянии в регистрах 1)-10,+, блоков 2 2 дк+ преобразования группы 1 уже хранится двоична-десятичный код преобразуемого в двоичную систему десятичного числа, а регистр 16 блока 4 накопления обнулен (запись индюрмации в регистры 101- 1 О и обнуление регистра 16 производится по перво у синхроимпульсу при наличии разрешающих потенциалов на входах 6,7 устройства). Тогда в первом такте на выходах блоков 3-3 эквивалентон образуются суммы двоичных эквивалентов значений разрядов, сформированных на выходах соответствующихблоков 2 преобразования, которые вместе со значением разряда младшего блока 2 щк,. преобразования образуюти-рядный код (разряд блока 2,пк+ неувеличивает рядность кода), поступающий на инФормационнь 1 й вход блока 4 накопления, являющийся второй группойвходов его первого узла 14 суммирования, На входы первой группы входов узла 14 подается содержимое регистра 16в Ч-рядном коде (в первом такте оноравно нули) со сдвигом на один разрядвсторону старших разрядов. В узле 14(в+1)-рядный код преобразуется в о-рядный который в конце такта записывает 55 ся в регистр 16 блока 4 накопления. Одновременно с работой блоков 3 -Зщи блока 4 накопления в блоках,". -2 ш., осуществляется следующий цикл преобраэования соответствующих групп тетрад в двоичный код, в результате чего после завершения такта на выходах блоков-2 к, преобразования будут присутствовать очередные разряды двоичных кодов преобразуемых групп тетрад. Запись информации в регистры 10 -10 П,+, блоков 2-.щ,и в регистр 16 блока 4 осуществляется по одному и тому же синхроимпульсу при наличии разрешающего потенциала на входе 7 устройства. На этом первый такт работы заканчивается и аналогичным образом выполняется следующий такт. Общее число тактов равноп 1 о 8 1 О (и - число тетрад исходного двоичнодесятичного кода, преобразуемых в одном блоке 2).После выполнения Дп 1 ор, 1 О тактов работы преобразователя образовавшийся в регистре 16 1-рядный код преобразуется в однорядный с помощью второго узла 15 суммирования, на выходе которого и получается конечный результат преобразования, поступающий на выход 8 устройства.Формула изобретения1, Преобразователь двоично-десятичного кода в двоичный, содержащий группу из ш блоков памяти (а=1,2,) и блок накопления, выходы которого являются выходами преобразователя, управляющий вход которого соединен с входом сброса блока накопления, инФорма ционные входы которого соединены с выходами блоков памяти группы в соответствии с. весами двоичных эквивалентов, тактовый вход преобразователя соединен с входом записи блока накопления, о т л и ч а ю щ и й с я тем, что, с целью упрощения преобразователя, он содержит группу из ЬЙ+1) блоков преобразования параллельного двоично-десятичного кода в последовательный двоичный, где К - число адресных входов одного блока памяти причем адресные входы -го блока памяти (=1-ш) соединены с выходами блоков преобразования параллельного двоично-десятичного кода в последовательный двоичный с (х)1+1-го по (.-1)к+1 с-й групп, выход (ай+1)-го блока преобразования параллельного двоично-десятичного кода в последовательный двоичный код соединен с входом младшего разряда информационного5 1 4 входа блока накопления, информационные входы преобразователя соединены с информационными входами блоков преобразования параллельного двоично-десятичного кодл в последовательный двоичный, входы коммутации которых соединены с управляющим входом преобразователя, тактовый вход которого соединен с входами записи преобразователей параллельного двоично-десятичного кода в последовательный двоичный.2, Преобразователь по п. 1, о т л и ч а ю щ и й с я тем, что в нем блок преобразования параллельного двоично-десятичного кода в последовательный двоичный содержит регистр,9 У 2делитель на два и коммутатор, первыйинФормационный ьход которого являетсяинформационным входом блока преобразования параллельного двончно-десятичч аного кода в последовательный двоичныи,выход коммутатора соединен с инд 1 ормационным входом регистра, выход которого соединен с входом делителя надва, выход которого соединен с вторыминформационным входом коммутатора, выход младшего разряда регистра является выходом блока преобразования параллельного двоичного кода в последовательный двоичный, вход записи и коммутации которого соединены соответст- венно .с входом записи регистра и управляющим входом коммутатора.1649672 Составитель М.Аршавскийковская Техред М. Цидык Корректор Л,Патай дакто Тираж 46 НТ СССР Производственно-издательский комбинат "Патент", г,л, Гагарина Заказ В НИПЦ 526Госуд твенного комите113035, Москва Подписноепо изобретениям и открытиям