Преобразователь двоичного кода в двоично-десятичный
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 699520
Автор: Омельченко
Текст
ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспубдик и 699520присоединением заявки М23 ) Приоритет 2 Гееудвретеананй квинт СССР аа делам нэааратаннй в атлрытнйубликовано 25,11,79. Бюллетень Рй ата опубликования описания 30,11,7(71) Заявител Таганр огс В. Д. Калмыков иотехнический инстит ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ сять, вход которого соединен с выходомрегистра сдвига, блок управления, первыйвыход которого соединен со входом регистра сдвига, первый элемент И выделения остатка, первый вход которого соединен со вторым выходом блока управления,первый элемент И вьщеления тетрады, первый вход которого соединен с выходомпервого одноразрядного блока умножения .на десять и вторым входом первого элемента И вьщеления остатка, а второйвход в .с третьим выходом блока управцния, регистр двоично-десятичного числа,первый вход которого соединен с вьтходом первого элемента И вьщеления тетрады 21.Недостатком этого устройства является относительно невысокое быстродействие, связанное с необходимостью тт пиклов преобразования для получения тт -разрядного результата,ние быстИзобретение касается автоматики ицифровой вычислительной техники и можетбыть использовано при построении устройств преобразования информации,Известно устройство для преобразования двоичного кода в двоично-десятичный,содержащее одноразрядный двоичный сумматор, регистр сдвига, вход которого соединен с выходом сумматора, а выход -со входом сумматора, блок управления,товыход которого соединен со входом регистра сдвига, регистр двоично-десятичногочисла, элемент И выделения тетрады, выход которого соединен со входом регистрра двоично-десятичного числа 11.Однако, в этом устройстве низко быстродействие, т.к. время преобразованияпрямо пропорционально числу разрядовдвоично-десятичного числа и преобразование повторяется И циклов.Наиболее близким по технической сущности к предложенному является преобразовательсодержащий регистр сдвига, первый одноразрядный блок умножения на деЦель изобретения -ацействия преобразоват3 6995Для этого он дополнительно содержит (г 1 -1) одноразрядный блок умножения на десять (где и - число разрядов двоично-десятичного кода), ( О -2) элемента И выделения остатка, ( г 1-1) элемент И выделения тетрады, первые входы которых соединены с выходами соответствующих одноразрядных блоков умножения на десять, вторые входы соединены с третьим выходом блока управления, а выходы - с со ответствующими входами регистра двоично-десятичного числа, первый вход 1 -го ( 1 = 2-(п) элемента И вьщеления остатка соединен с ( 1 +2)-м выходом блока управления, второй вход соединен с выходом 1 -го одноразрядного блока умножения на десять, а выход соединен со входом ( 1 +1)-го одноразрядного блока умножения на десять.На чертеже изображена структурная схема преобразователя.Устройство. содержит управляющую шину. 1, блок 2 управления, одноразрядные блоки умножения на десять 3-6, регистр25 7 сдвига, элементы И 8-10 вьщеления остатка, элементы И 11-14 выделения тетрады, регистр 15 двоично-десятичного числа, выходные шины 16 элементы 17-20 задержки, одноразрядные сумма 30 торы 21-24, входную шину 25.Управляющая шина 1 предназначена для пуска преобразователя. Блок управления 2 вырабатывает рядпоследовательностей импульсов, по О; - 04 в каж 35 дой, для вьщеления остатка 0 и одну последовательность импульсов ОП - 0 ,+ 3 для. выделения тетрад двоично-десятичного числа, где 1 - число разрядов преобразованного числа, г 1 - число раз 40 рядов преобразуемого двоичного числа. Элементы задержки 17-20 на два такта смешают влево информацию, поступающую с предыдущего сумматора. Элементы И выделения остатка 8-10 преднаэ начены для вьщеления младших разрядов произведения. Одноразрядные сумматоры 21-24 суммируют информацию, поступающую на первые и вторые их,входы, регистр 7 сдвига хранит и сдвигает преобразуемое двоичное число. Элементы И 11-14 выделения тетрады предназначены для выделениятетрад двоично-десятичного числа одновременно, входная шина 25 предназначена для записи исход ного двоичного числа. Регистр 15 двоично-десятичного числа хранит преобразованное двоично-десятичное число. Выходные шины 16 предназначены для выдачи 20 4преобразованной двоично-десятичной дроби. Для определения тетрад двоично-десятичной дроби в преобразователе используется метод последовательного умножения двоичной дроби на постоянную величину 10/16, т,е. 0,1010, вьщеления иэ полученного произведения старших четырех разрядов, представляющих тетраду старшего разряда двоично-десятичной дроби, а младшие разряды произведения вновь умножаются на 0,1010.Предлагаемый преобразователь работает следующим образом.Двоичная дробь, подлежащая преобразованию, вводится в регистр 7 сдвига по входной шине 25 (последовательным или пареллельным кодом), старший разряд г 1 -разрядной двоичной дроби находится во втором справа разряде сдвигаю- щего регистра, младший разряд в крайнем левом разряде регистра, а первый разряд (справа) регистра, находится в нулевом состоянии. Сигнал, поступающий по управляющей шине 1, запускает устройство управления 2, которое вырабатывает 1 последовательностей сдвигаюших импульсов, поступающие на элемен ты И 8-10 выделения остатка и одну последовательность выделения тетрады, поступающую на элементы И 11-14 выделения тетрады. При этом число импульсов в последовательности сдвигающих импульсов на каждый последующий элемент И выделения остатка на один меньше и начинается эта последовательность на такт позже .последовательности импульсов, поступающих на каждый предыдущий элемент И вьщеления остатка. Таким образом, последовательность импульсов определяется для каждого элемента И выделения остатка соотношением11- 1Последовательность импульсов, поступающая на управляющие входы элемента И выделения тетрадьг 11-14, одна и содержит четыре импульса"Ь -: П.3С выхода регистра 7 сдвига разряды, преобразуемой двоичной дроби поступают на вход первого одноразрядного блока 3 умножения на десять, состоящего из двоичного сумматора 21 н первого элемента задержки 17. С выхода элемента 17 задержки задержанный на два разряда код двоичной дроби поступает на второй вход того же сумматора 21, С выхода каждого. предыдущего сумматора инфопмация поступает на первый вход не 5 69 посредственно и задержанная на два такта - на второй вход последующего одноразрядного сумматора, Поступление информации на каждый последующий сумматор производится на один такт позже (что обусловлено задержкой предыдущего сумматора). С выхода каждого сумматора разряды полученные таким образом сумм соответствуют разрядам произведений преобразуемой двоичной дроби (в первом одноразрядном сумматоре 21) либо остатков 01 в последующих на 0,1010. Через ( 1 -1) тактов сдвига происходит выделение последнего остатка произведения, Выделенные элементами И 11-14, начиная со старшей тетрады, записываются в регистр 15 двоично-десятичного числа по соответствующим импульсам из последовательности 0- ц. На этом процесс преобразования заканчивается. Выдача результата производится по выходным шинам 16. В соответсасвии с вьпцеизложенным слецует, что время преобразования двоичной дроби в двоично-десятичную дробь в предлагаемом устройстве ппределяется соотношениемТ=1 йгде 1 - длительность тактирующего импульса.Следовательно, оно в 1 раз меньше времени преобразования известного устройства 21. 9520 6И выделения остатка, первый вход которого соединен со вторым выходом блока управления, первый элемент И выделения тетрады, первый вход которого соединен с выходом первого одноразрядного блока умножения на десять и вторым входом первого элемента И выделения остатка, а второй вход - с третьим выходом блока управления, регистр двоично-десятичного О числа, первый вход которого соединенс выходом первого элемента И выделения тетрады, о т л и ч а ю щ и йс я тем, что, с целью увеличения быстродействия преобразователя он дополнительно содержит (п) одноразрядный блок умножения на десять (где п - число разрядов двоично-десятичного кода), ( И) элемента И выделения остатка, (И) элемент И выделения тетрады, первые входы которых соединены с выходами соответствующих одноразрядных блоков умножения на десять, вторые входы соеди.нены с третьим выходом блока управления, а выходы - с соответствующими входами регистра двоично-десятичного числа, первый вход 1 -го ( 1 = 2- ( и -1) элемента И выделения остатка соединен с ( 1 + 2)-м выходом блока управления, второй вход соединен с выходом 1 -го одноразрядного блока умножения на десять, а выход соединен со входом ( 1 + 1)-го одноразрядного блока умножения на десять.формула изобретения Преобразователь двоичного кода в двоично-десятичный, содержащий регистр сдвига, первый одноразрядный блок умножения на десять, вход которого соединен с выходом регистра сдвига, блок управления, первый выход которого соединен со входом регистра сдвига, первый элемент Источники информации,принятые во внимание при экспертизе1. Сухомлинов М. Н., Выхованец В, И.Перевод десятичных целых чисел в двоичные и двоичной дроби в десятйчную.10Математическое моделирование и электрические цепи". Киев, 1967, вып. 1.2. Авторское свидетельство СССРй 226258, кл. б 06 Р 5/02, 1968.8/52 ПНИ 1130 Редактор Заказ 72 Составитель М АршавскийСапирштейн Техред О. Андрейко Корректор М. Вигула Тираж 780 И Государственного делам изобретений Москва, Ж, Ра Подписноеомитета СССРи открытийущская наб., д. 4/5
СмотретьЗаявка
2508753, 18.07.1977
ТАГАНРОГСКИЙ РАДИОТЕХНИЧЕСКИЙ ИНСТИТУТ ИМ. В. Д. КАЛМЫКОВА
ОМЕЛЬЧЕНКО ВИКТОР ИВАНОВИЧ
МПК / Метки
МПК: G06F 5/02
Метки: двоично-десятичный, двоичного, кода
Опубликовано: 25.11.1979
Код ссылки
<a href="https://patents.su/4-699520-preobrazovatel-dvoichnogo-koda-v-dvoichno-desyatichnyjj.html" target="_blank" rel="follow" title="База патентов СССР">Преобразователь двоичного кода в двоично-десятичный</a>
Предыдущий патент: Устройство для преобразования двоичных чисел в двоично десятичные
Следующий патент: Устройство для возведения в квадрат п-разрядных двоичных чисел
Случайный патент: Сальник