Преобразователь двоично-десятичного кода в двоичный код

(Л Ы ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Научно-исследовательский и технологический институт вычислительных устройств (72) А.Л,финаревский(56) Авторское свидетельство СССР М 1292188, кл. Н 03 М 7/12, 1985,Авторское свидетельство СССР М 1236616, кл. Н 03 М 7/12, 1984.(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ КОД (57) Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано для преобразования двоично-десятичного кода в двоичный в устройствах ввода - вывода и преобразования информации. Целью изобретения является повышение быстродействия, Преобразователь содержит элементы И 2 и 3, элемент НЕ 4, элемент 6 задержки, двоична-десятичный счетчик 6, дешифратор 7 нуля, регистр 8, комбинационный сумматор 9, элемент ИЛИ 10, группу элементов ИЛИ 11 и группу элементов И 12. 1 ил,.45 50 55 Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано для преобразования двоично-десятичного кода в двоичный в устройствах ввода-вывода и преобразования информации.Известен преобразователь двоично-десятичного кода в двоичный, состоящий из сумматора, блока коррекции и блока промежуточныхх преобразований.Недостатком данного устройства является большая аппаратурная избыточность. Наиболее близким к заявляемому по технической сущности является преобразователь двоично-дясятичного кода в двоичный, содержащий генератор импульсов, два элемента И, элемент НЕ, элемент задержки, двоично-десятичный (реверсивный) счетчик, дешифратор нуля, двоичный счетчик и регистр записи.В процессе преобразования число в двоично-десятичном коде записывается в двоично-десятичный счетчик, затем этот счетчик начинает работать на вычитание, а двоичный - на сложение. Счет продолжается до появления на выходе дешифратора нуля соответствующего сигнала, Информация с выхода двоичного счетчика перезаписывается в регистр записи,Недостатком данного преобразователя является длительное время преобразования, прямо пропорциональное величине двоична-десятичного числа.Целью изобретения является повышение быстродействия.Указанная цель достигается тем, что в устройство введены элемент ИЛИ, комбинационный сумматор, группа элементов И, группа элементов ИЛИ,В исходном состоянии двоично-десятичный счетчик - в нулевом состоянии, на выходе дешифратора нуля - "0", тем самым открывается группа элементов И, запрещается работа сумматора, блокируется проход импульсов с тактового входа через первый элемент И и разрешается проход импульсов через второй элемент И, выход которого подключен к второму входу элемента ИЛИ, а также через элемент задержки к входу установки счетчика, Выход элемента ИЛИ подключен к входу строба записи регистра,Поступаемый по входной шине преобразуемый код разбивается на две части, Младшая (единицы) через группу элементов И и группу элементов ИЛИ записывается в младшую часть регистра, Старшая часть записывается в счетчик, После записи ненулевого числа в счетчик выход дешифратора устанавливается в "1" - разблокируется 5 10 15 20 25 30 35 40 первый элемент И, выход которого подключен к вычитающему входу счетчика и к первому входу элемента ИЛИ, а также блокируется работа второго элемента И, группы элементов И и разрешается работа сумматора,Выходы регистра подключены к группе входов первого числа сумматора. На входы второго числа сумматора поступает число 102 (1010), Старшие выходы сумматора подключены к старшим информационным входам регистра, младшие выходы сумматора через группу элементов ИЛИ подключены к младшим информационным входам регистра.Двоично-десятичный счетчик работает на вычитание, синхронно со счетом производится суммирование информации на выходе регистра и числа 1010. Результат суммирования перезаписывается в регистр, Таким образом производится преобразование двоично-десятичного кода в двоичныйК 10 = А 10 х 102 + Е 2,где Е - единицы;А - старшая часть числа,Такое преобразование кода позволяет увеличить скорость преобразования в 10 раз,Разбиение входного двоична-десятичного кода и последовательное суммирование позволяют данному преобразователю без значительного увеличения аппаратных средств уменьшить время преобразования в 10 раз.На чертеже показана функциональная схема преобразователя.Преобразователь двоично-десятичного кода в двоичный содержит тактовый вход 1, элементы 2 И 2 и 3, элемент НЕ 4, элемент 5 задержки, двоично-десятичный (реверсивный) счетчик 6, дешифратор 7 нуля, регистр 8, комбинационный сумматор 9, элементИЛИ 10, группу из четырех элементов 2 ИЛИ 11, группу из четырех элементов 2 И 12, входную информационную шину 13, выходную информационную шину 14.Тактовый вход 1 подключен к первымвходам элементов 2 И 2 и 3. Второй входэлемента 2 И 2 подключен к выходу дешифратора 7 нуля, к разрушающему входу сумматора 9 и к входу элемента НЕ 4. Второй вход элемента 2 И 3 подключен к выходуэлемента НЕ 4 и к первым входам группыэлементов 2 И 12, Выход элемента 2 И 2 подключен к вычитающему синхровходу счетчика 6 и к первому входу элемента 2 ИЛИ 10, Выход элемента 2 И 3 подключен к второму входу элемента 2 ИЛ И 10 и к входу элемента5 задержки, выход которого подключен к строб-входу счетчика 6. Информационныевходы счетчика 6 подключены к входной информационной шине 13. Выходы счетчика 6 подключены к входам дешифратора 7 нуля. Вторые входы группы элементов 2 И 12 подключены к входной шине 2 ИЛИ 11. Первые входы группы элементов 2 ИЛИ 11 подключены к второй (младшие разряды) группе выходов сумматора 9. Выходы старших разрядов сумматора 9 подключены к старшим информационным входам регистра 8, младшие входные информационные разряды регистра 8 подключены к выходам группы элементов 2 ИЛИ 11.Вход записи регистра 8 подключен к выходу элемента 2 ИЛ И 10, а выходы регистра 8 подключены к выходной шине 14 и к входам первого числа сумматора 9. На входы второго числа сумматора 9 подается константа 1010.Преобразователь работает следующим образом.Информация, подлежащая преобразованию в двоично-десятичном коде, поступает по информационной входной шине 13. В исходном состоянии, соответствующем началу цикла преобразования, счетчик находится в нулевом состоянии. При этом сигнал на выходе дешифратора 7 нуля, на который подана информация с выходов счетчика 6, имеет значение, соответствующее логическому "0", который, поступая на второй вход элемента 2 И 2, запирает его, Одновременно с этим выходной сигнал с дешифратора 7 нуля через элемент НЕ 4 поступает на второй вход элемента 2 И 3, на первый вход которого подается импульсная последовательность с тактового входа 1. Импульсная последовательность с выхода элемента 2 И 3 поступает на вход строб-записи регистра 8 через элемент 2 ИЛИ 10 и на вход элемента 5 задержки, время чистого запаздывания которого должно быть меньше, чем период следования импульсной последовательности, но достаточным для записи информации с входной шины через группу элементов 2 И 12 и группу элементов 2 ИЛИ 11, в регистр 8 до изменения состояния выходов дешифратора 7 нуля.Поступаемая информация разбивается на две части; младшие четыре разряда (единицы) записываются в регистр 8; старшие разряды - в счетчик 6.После записи информации дешифратор изменяет свое состояние и разрешает работу счетчика 6 на вычитание, работу сумматора 9 на сложение и запись промежуточных результатов в регистр 8,В счетчик 6 записывается информация, соответствующая количеству десятков в исходной информации, С каждым вычитаю 5 10 15 20 25 30 35 40 45 50 55 щим импульсом сумматор 9 складывает код 1010 (102) с предыдущим результатом сложения.Таким образом, в регистре накапливается числоИю = Аю х 102+ Е 2При установке дешифратора 7 нуля в состояние "0" информация с выходов регистра 8 считывается. Время считывания информации должно быть не более периода импульсной последовательности во избежание искажения накопленной в регистре 8 информации,Применение предложенного устройства позволяет повысить быстродействие преобразования двоично-десятичных кодов в двоичные в 10 раз.Формула изобретения Преобразователь двоично-десятичного кода в двоичный код, содержащий первый и второй элементы И,элемент Н Е, элемент задержки, двоично-десятичный счетчик, дешифратор нуля и регистр, причем тактовый вход преобразователя соединен с первыми входами первого и второго элементов И, выход дешифратора нуля соединен с вторым входом первого элемента И и через элемент НЕ - с вторым входом второго элемента И, выход которого соединен через элемент задержки с входом разрешения записи двоично-десятичного счетчика, вычитающий вход которого соединен с выходом первого элемента И, входы разрядов, кроме четырех младших, информационного входа преобразователя соединены соответственно с входами разрядов информационного входа двоично-десятичного счетчика, выходы разрядов выхода которого соединены с входами соответствующих разрядов входа дешифратора нуля, выход регистра является выходом преобразователя, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, он содержит элемент ИЛИ, комбинационный сумматор, группу элементов И и группу элементов ИЛИ, причем выходы первого и второго элементов И соединены с соответствующими входами элемента ИЛИ, выход которого соединен с входом разрешения записи регистра, входы старших и младших разрядов информационного входа которого соединены соответственно с выходами старших разрядов выхода комбинационного сумматора и с выходами элементов ИЛИ группы, первые входыкоторых соединены соответственно с выходами младших разрядов выхода комбинационного сумматора, вход первого слагаемого которого соединен с выходом регистра, вход константы преобразователя соединен с входом второго слагаемого комбинационного сумматора,1725399 10 15 20 25 30 35 Составитель А,ФинаревскийТехред М. Моргентал Корректор М.Демчик Редактор Л,Гратилло Заказ 1186 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 вход разрешения суммирования которого соединен с выходом дешифратора нуля, выход элемента НЕ соединен с первыми входами элементов И группы, выходы которых соединены с вторыми входами соответствующих элементов ИЛИ группы, входы четырех младших разрядов информационного входа преобразователя соединены соответственно с вторыми входами элементов И группы, 5