Устройство для деления

(1)5 С 06 Г 7/52 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР Е ИЗОЬРЕТЕНИВИДЕТЕПЬСТВУ Г.1:В 81 Ы ЬБЕгьЗ1 ОТС;.М ВТОРСН Вюл. Р 1киб ернетики а 8.8)свидетельство СССР4 00180/24,1988.идетельство СССР6 06 Р 7/52, 1986,т 4) УСТРОЙСТВО ДЛЯ Д 7) Изобретение отнельной технике и мо сит вычислиисполь жет быт быстродеистввой обработкиских устройст ОПИСАНИ(56) Авторскоепо заявке Ркл. С 06 Г 7/5Авторское сР 1354186, кл. зовано при построени щих процессоров цифр сигналов и арифметич быстродействующих цифровых и комбинированных вычислительных машин. В устройстве деление двоичных нормализованных чисел осуществляется путем аппаратурной реализации итерационногоалгоритма. Целью изобретения являетсясокращение аппаратурных затрат и повышение быстродействия для устройствитерационного типа, Для достиженияцели в устройство, содержащее три маричных умножителя 2 - 4, два сумматора 5,6 и регистр 1, дополнительно введены две группы элементов НЕ 7,8 игенератор 13 импульсов, связи междублоками организованы таким образом,что при обеспечении высокого быстродействия прототипа возможно сокращение аппаратурных затрат на 157, посравнению с прототипом. 2 ил.Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработкисигналов и арифметических устройствбыстродействующих цифровых и комбинированных вычислительных машин.Целью изобретения является сокращение аппаратурных затрат и повышениебыстродействия.На фиг, 1 приведена структурнаясхема устройства; на фиг. 2 - графикфункции С(а)устройство для деления содержитрегистр 1, матричные умножители 2 - 4,сумматоры 5,6, группы 7,8 элементовНЕ, входы 9, 10 делимого и делителяустройства и выходы 11 устройства,а также вход 12 синхронизации уст Оройства, генератор 13 импульсов,вход 14 логической единицы устройства,вход 15 логического нуля устройства,Б качестве матричных умножителей2, 3 могут быть применены микросхемы 25КР 1802 ВРЗ или 1(Р 18 О 2 БР 4. В качестве третьего матричного умножителя 4также можно применить ту же микросхему, однако в этом случае на вход егосинхронизации необходимо подавать сиг-ЗОналы от внешнего или внутреннего генератора 13, частота которого определяется временем завершения операцийумножения в умножителе 4 и суммирования в сумматоре 6. Для достиженияже наивысшего быстродействия для данного устройства целесообразно применеЙие в качестве умножителя 4 асинхронного модуля.Б качестве сумматоров 5,6 могут быть применены сумматоры комбинацион - ного типа, например микросхемы серии 155 ИМЗ.В устройстве реализуется интераци- онный процесс, соответствующий уравнениюх =ь. ч(м-а ц(а) - 1, х(к+ 3гд е а - делит ель;Ь - делимое;50 фа) - .1Устройство работает следующим образом.Двоичные коды делимого Ь и делителя а в нормализованной форме подаются соответственно на входы 9 и 1 О устройства, а код делителя запоминается в регистре 1. Сигналы кода делителя а с выходов регистра 1 поступают на входы первого сомножителяумножителя 2, а сигналы младцпх (и)разрядов его поступают еще и на входыэлементов НЕ группы 7. Сигнал старшего разряда кода делителя поступаетна вход старшего разряда первого слагаемого сумматора 5. На входы (и)младших разрядов первого слагаемогосумматора 5 поступают сигналы с выходов элементов НЕ группы 7. С учетомтого, что входы второго слагаемогосумматора 5 соединены с шиной логического нуля устройства, а вход переносасумматора 5 соединен с шиной логической единицы, на выходе сумматора 5установится код приближенного значения обратной величины Ц(а)=3-2 аъ 1/а(фиг. 2) который поступает на входыодного из сомножителей умножителей 2и 3.Через время, достаточное для прохождения сигналов с входя 10 до выходов сумматора 5, подается стартовыйсинхроимпульс на вход 12 устройства,Вследствие этого коды, поступившиена входы, будут умноженыв умножителях2,3, а на их выходах образуются кодыпроизведений а Ц(а) и Ь (1(а) соответственно, которые сохраняют свое значение до прихода следующего сигналана вход 12,С выходов (и) младших разрядовиз п старших (без сигнала старшегоразряда, равного единице, так как длянормализованных чисел а а) ъ 1) умножителя 2 на входы первого сомножителя умножителя 4 поступают сигналыкода а ц(а)-13.Сигналы кода Ь-Ч(а) с выхода умножителя 3 поступают на входы первогоспагаемого сумматора 6, на входы второго слагаемого которого поступаютсигналы дополнительного кода от результата умножения в умножителе 4,Дополнительный код образуется путеминверсии сигналов умножителя 4 вэлементах НГ группы 8 и поступленияинверсионных сигналов на входы (и"1)младших разрядов второго слагаемогосумматора, а также соединением входапереноса и входа старшего разряда вто"рого слагаемого сумматора 6 с шинойлогической единицы.В исходном состоянии устройствана его выходах 11 устанавливаел.я нулевой код 1 ф =О,ООО.После поступления кодов Ь а) навходы первого слагаемого сумма 1 ора б1619256 15 20 и с учетом того, что на входах его второго слагаемого еще сохранился нулевой код, так как а а)-11. хсо 1 =О, 00 О, на выходах суюатора 6 образуется код первого приближения частного х =Ь а)- а Ч(а)-11 х =Ь ф(а).Сигналы кода х с выходов суюатора погтупают на входы второго сомножителя умножнтеля 4, вследствие чего на выходе умножителя 4 образуется код произведения а ср(а)-1 х ф , который в дополнительной яорме поступает на входы второго слагаемого для очередного вычитания Ь Я(а)-а ц(а)-11 х 1. На выходе сумматора б образуется код очередного (второго) приближения частногох ф =Ь Ц(а)-аЧ(а)-13 с х ,Процесс изменения кодов в блоках 4, 6,8 будет интерационно повторяться до тех пор, пока устройство не придет(кн) Й 3 в устойчивое состояние при х х у когца исчезнет причина продолжения, 11 интерационного процесса. Если х =х =х, из интерационного. уравнения получают х=Ь Ц(а)-1 а Ц(а)-11хоткуда следует х=Ь/а. Таким образом, после прекращения (завершения) интера 30 ционного процесса в блоках 4,6,8 на выходах 11 устройства установится значение кода частного х=Ь/а, вычисленное в точностью младшего разряда,Если умножитель 4 синхронизируемый, 35 то его вход синхронизации должен быть соединен с выходом внешнего иливнутреннего генератора импульсов, период которых должен бить нескрлькобольше общего времени умножителя,суммирования и задержки в блоках 4,6,8 соответственно. Формула и з о б р е т ения45 Устройство для деления, содержащее три матричных умножителя, два сумматора и регистр, входы которого соедибнены с Входами делителя устройства, вькоды регистра соединены с входами первого сомножителя первого матричного умножителя, входы второго сомножителя которого соединены с выходами первого сумматора и с входами первого сомножителя Второго матричного умножителя, выходи которого соединены с входами первого слагаемого второго сумматора, выходи которого соединены с выходами устройства и с входами первого сомножителя третьего матричного умножителя, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат и повышения быстродействия, устройство содержит две группы элементов НЕ и генератор импульсов, выход которого соединен с синхровходом третьего матричного умно- жителя, входы второго сомножителя которого соединены с выходами имладших разрядов первого матричного умножнтеля, вход синхронизации которого соединен с входами синхронизации устройства и второго матричного умно- жителя, входы второго сомножителя которого соединены с входами делимого устройства, выходы п, где и - разрядность операндов, мпадших разрядов регистра соединены с входами элементов НЕ первой группы, выходы которых соединены с входами имладших разрядов первого слагаемого первого сумматора, вход старшего разряда первого слагаемого которого соединен с выходом старшего разряда регистра, вход логической единицы устройства соединен с входами переноса и старшего разряда второго слагаемого второго сумматора и входом переноса первого сумматора, вход второго слагаемогокоторого соединен с входом логического нуля устройства, вькоди третьего матричного умножителя соединены с входами элементов НЕ второй группы, выходы которых соединены с входами имладших разрядов второго слагаемого второго сумматора.1619256 СоставителТехред Л,А,Мотнп еда Подписно ЗакаВНИИП Тира при ГКНТ Государе гневного комитета по изо 113035, Москва, Ж, Р и открытия б д, 4/5 тения 11Производственно-издательский комбинат Патент, г, Ужг Гагарина, 1 О 1011 1,06 1001 1000 ОО Н Лар келовадюкова Корректор Л.Бескид