Устройство для умножения на коэффициенты

(51)5 С 06 Г 7/49 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЮТВУ(71) Специальное конструкторскотехнологическое бюро Модуль" Винницкого политехнического института(56) Авторское свидетельство СССРР 1242925, кл. С 06 Г 7/49, 1 984.Авторское свидетельство СССРУ 824197, кл, С 06 Г 7/49, 1979.(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ НА КОЭФФИЦИЕНТЫ(57) Изобретение относится-к вычислЦ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГННТ СССР тельной технике и может быть использовано в арифметических блоках устройств цифровой обработки сигналов.Цель изобретения - повьппение производительности устройства за счет возможности конвейеризации процесса вы.числения. Устройство для умноженияна козффициенты содержит последовательный сумматор 1, последовательныйвычитатель 2, четыре сдвиговых регистра 3-6, три коммутатора 7-9, три шины 1 0-12 управления, тактовый вход13, установочный вход 14,информационныйвход 15 и выход 16 с соответствующими ифункциональными связями.ил.ОИзобретение относится к вычисли.- тельной технике и может быть исполь" зовано в арифметических блоках устройств циФровой обработки сигналов.Цель изобретения - повышение производительности устроРства за счет возможности конвейеризации процесса вычисления.На чертеже представлена Функциональная схема устройства.Устройство для умножения на коэффициенты содержит последовательныР сумматор 1, последовательный вычитатель 2, первый 3, второй 4, третий 5 и четвертый б сдвиговые регистры, первый 7, второР 8 и третий 9 коммутаторы, первую 1 О, вторую 11 и третью 12 шины управления, тактовый вход 13, установочныР вход 14, ин О формационный вход 15 и выход 16 с соответствующими Функциональными связя, миа Последовательный сумматор 1 в пер вом цикле вычисления осуществляет формирование суммы частичных произведений, а последовательный вычитатель 2 в следующем цикле вычисления из сформированной суьяы частичных нроО изведений производит вычитание лишне- . го Р 2-го значения множимого. Первый сдвиговый регистр 3 и первый комму- / татор 7 осуществляют задержку суммы, частичных произведений, поступающей с выхода последовательного сумматора 1 на его дервый.вход, на С тактов.,1 онкретная величина. задержки определя, - ется управляющим кодом первоР.части.преобразованного коэффициента, по Оступающего по нервой шине 1 О унравления на вход первого коммутатора 7 . Аналогичную задачу выполняет управляющий код первоР части преобразованногокоэфФициента, которыР поступает повторойшине 1.1 управления на вход второго коммутатора 8. Третий сдвиговыйрегистр 5 и третий коммутатор 9 производят Формирование нулей В и младших разрядов К-В множимого, поступаю Ощих во втором цикле вычисления черезчетвертый сдвиговый регистр б на второй (вычитающий) вход последовательного вычитателя 2 для вычитания изсуммы частичных произведениР Р+2-гозначения множимого. Конкретное число55нулей В определяется кодом второРчасти преобразованного коэффициента, который поступает по третьей шине 12 управления на управляющие входы третьего коммутатора 9.Устройство работает следующим образом,В первом такте каждого цикла вычисления произведения сигнал, поступающий с входа 14 устройства на входыустановки первого 3 и третьего 5сдвиговых регистров, последовательного сумматора 1 и последовательноговычитателя 2, производит их обнулениеи перезапись значения переноса последовательного сумматора 1 в триггер переноса последовательного вычитателя2. Этот же сигнал, поступающий навход разрешения параллельной записивторого сдвигового регистра 4, производит перезапись информации, находившейся в первом сдвиговом регистре3. Затем на вход 13 устройства начинают поступать тактовые импульсы, при"чем число их в каждом цикле вычисления равно К.С инФормационного входа 15 на второй вход последовательного сумматора 1 поразрядно, начиная с младшегоразряда, поступают биты множимого.На первый вход последовательного сумматора 1 при этом с его же выходачерез первый коммутатор 7 поступаютбиты суммы частичных произведений,задержанные на С тактов .в первом сдвиговом регистре 3. В конце каждогоцикла вычисления первый сдвиговый ре-;гистр 3 заполняется младшими разряда-ми К произведения.Одновременно с Формированием произведения биты множимого последовательно записываются в третий сдвиго-вый регистр 5, третий коммутатор 9при этом коммутирует на свот выходсигнал., поступающий, с информационного входа 15 (для.В=03, или сигналВ-го выхода третьего сдвигового регистра 5 (для В )О 1, Поэтому на выходе коммутатора 9 формируется К-Вмладших разрядов множимого передкоторым следует В нулей, так как третий сдвиговый регистр 5 в начале цикла обнулился. Сигнал с выхода третьего коммутатора 9 записывается в чет"вертый сдвиговый регистр б и используется в следующем цикле вычислениядля вычитания из суммы частичных произведений и Формирования действительных старших разрядов произведения.В начале каждого цикла вычисленияво второй сдвиговый регистр 4 произ562904 6произведений) на вычитателе 2 изсуммы частичных произведений производится вычитание множимого. 5 1 водится параллельная перезапись млад ших разрядов К произведения (суммы частичных произведений), сформированных в предыдущем цикле вычисления в первом сдвиговом регистре 3. Одновременно в триггер переноса последовательного вычитателя 2 переписывается сигнал переноса с выхода переноса последовательного сумматора 1, а на вторую шину 11 передается первая часть преобразованного коэффициента с первой шины 1 О, под управлением которого производилось Формирование суммы частичных произведений в сумматоре 1. С началом поступления на тактовый вход ,3 устройства тактовых импульсов на первый вход последовательного вычитателя 2 через второй коммутатор 8 начинают поступать биты суммы частичных произведений, задержанные во втором сдвиговом регистре 4 на С тактов, Пока в течение В так" тов с выхода четвертого сдвигового регистра 6 на второй (вычитающий) вход последовательного вычитателя 2 поступают В нулей, последний производит суммирование переноса с битами суммы частичных произведений, После поступления первого ненулевого бита с выхода четвертого сдвигового ре" гистра 6 последовательный вычитатель 2 осуществляет вычитание множимого, поступающего на его второй (вычитающий) вход, из суммы частичных произведений, поступающих на его первый вход. В конце каждого цикла вычисления на втором сдвиговом регистре 4 записываются К старших разрядов произведения множимого,оступившево на умножение в предыдущем цикле вычисления, на коэффициент, которые далее поступают на параллельный выход, 16 устройства.Таким образом, хотя общее время Формирования результата умножения с учетом такта установки устройства равно 2(К+1) тактов, но данные на выходе поступают через каждый КН такта.Время цикла умножения можно.сокра-. тить до К тактов (при Формировании К-разрядного произведения) путем конвейеризации процесса вычисления, когда на последовательном сумматоре 1 в течение К тактов производится суммирование сумм частичных произведений, а в течение следующих К тактов (когда на сумматоре 1 производится суммирование следующей суммы частичных 5 Формула изобретения Устройство для умножения на коэффициенты, содержащее последовательный сумматор, последовательный вычитатель, первый сдвиговый регистр, первый и второй коммутаторы, информационный вход устройства соединен с первым инФормационным входом последовательного сумматора, выход которого соединен с информационным входом первого сдвигового регистра, разрядныевыходы которого соединены соответственно с гервой группой входов первого 20 коммутатора, а первая и вторая шиныуправления устройства соединены соответственно с управляющими входамипервого и второго коммутаторов, о тл и ч а ю щ е е е я тем, что, с це лью повышения производительности устройства эа счет возможности конвейеризации процесса вычисления, в неговведены второй, третий и четвертыйсдвиговые регистры, третий коммутатор и третья шина управления, причем .информационный вход устройства соединен с первым входом третьего коммутатора, входы второй группы которогосоединены соответственно с разрядными выходами третьего сдвигового регистра со сдвигом на один разряд всторону младших разрядов, третья шина управления соединена соответственно с управляющими входами третьего о коммутатора, выход которого соединенс информационным входом четвертогосдвигового регистра, выход которогосоединен с первым входом последовательного вычитателя, выход переносапоследовательного сумматора соединенс входом переноса последовательноговычитателя, выход которого соединенс информационным входом последовательной записи второго сдвиговото регист О Ра, информационные входы параллельной записи которого соединены соответственно с разрядными выходами первого сдвигового регистра, разрядныевыходы второго сдвигового регистрасоединены соответственно с выкоднойшиной устройства и с входами первойгруппы второго коммутатора, выход которого соединен с вторым входом последовательного вычитателя, выход лер1 562904 Составитель В, Гусев Техред Л.Сердюкова Корректор М.Пожо Редактор И. Шулла Подписное Тираж 559 Заказ 065 ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 ваго коммутатора соединен с инФормационным входом последовательного сум"матора, тактовый вход устройства соединен с тактовыми входами последовательного сумматора, последовательноговычитателя, первого, второго, третьего и четвертого сдвиговых регистров,а установочный вход устройства соединен с установочными входами последовательного сумматора, последовательного вычитателя, первого и третьегосдвиговых регистров и входом разрешения параллельной записи второгосдвигового регистра.