Комбинационный сумматор

(71 ) нин ратьев,ССР01, 87,Р03,87,ботает следующим обумм ожет быть исп х цифровых ЭВ- упрощение ора на МОП-трб су онтора Каждый разряд ком матора содержит МОП, нагрузочные элем элементы НЕ 33 - 36, инверсных значений и второго Ь, Ь слагаем инационного сум ранзисторы 1 нты 29 - 32, входы прямых и рвого а, а ии и переноса иэ Р, р, выходы я единичЬ=р=1 одае налов о транзиса входах ся значени е логическрываются иус танавлива торы элеме в предыдущего разряда прямых и инверсных з данного разряда з, з следующий разряд р,р изкрываетсятранзистоачении суммь ерен ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство 9 1411737, кл. С 06 Р 7/50,2Авторское свидетельство СС У 1465881, кл, С 06 Г 7/50,0 Изобретение относится к вычисли ельной технике и и ол овано в процессора М. Цель изобретения ко инационного суммат ан исторах с индикацией моментов ок я переходных процессов,а чертеже представлена схема од ого разряда комбинационного сумма(57) Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ. Пель изобретения - упрощение комбинационногосумматора на МОП-транзисторах с индикацией моментов окончания переходныхпроцессов, Комбинационный сумматор содержит в каждом разряде двадцать восемь МОЛ-транзисторов, четыренагрузочных элемента и четыре элемента НЕ. Сигналы на парафазных выходахсуммы сумматора используются для индикации моментов окончания переходных процессов,ил. интервалы времени между двумяпоследовательными суммированиямимматор находится в инертном состоянии, при котором на входы кажцогоразряда подается нулевая комбинациявходных сигналов:.а=а=Ь Ь рр О, Приэтом все транзисторы 1 - 28 закрытыи на выходах устанавливаются нулевыезначения 3= 3= р = рО.1Если на входы разряда сумматорап тс ный рабочий набор сига и а=Ь=р=О, т потенциаЛа, соответствующ кому "0", а на их выходах значение "1". При этом о транзистор 23 и посколькуры 9, 25 и 27 также открыты, на входе элемента НЕ 35 сохраняется значение "0" до . тех пор, пока все входы сумматора не возвратятся в инертное, состояние.Если на входы разряда сумматора подается нулевой рабочий набор сигналов а"Ь=р=О и а=Ър 1, то открываются транзисторы 12 - 19 и на входах элементов НК 34 и 36 появляется зна 1 11чение О, а на их выходах р и з - значение "1". При этом открывается транзистор 24 и поскольку транзисторы 20, 26 и 8 также открыты, на вхо" 15 де элемента НЕ 36 сохраняется значение "О" до тех пор, пока все входы сумматора не возвратятся в инертное состояние.Если на входы разряда сумматора 20 подается рабочий набор сигналов, в , котором значение "1" появляется на одном прямом и двух инверсных входах (например, а=Ь=р=1 и адЬ=р=О), то на входе элемента НЕ 34 устанавливается 25 значение "О", а на его выходе р значение "1", в результате чего откроются транзисторы 10 и 11 и на входе элемента НЕ 35 установится значение "О", а на его выходе з - значе ние "1", При этом открывается тран" зистор 23 и поскольку открыты также транзисторы 20, 25 и 28, значение "О" на входе элемента НК 35 будет сохраняться до тех пор, пока все входы сумматора не возвратятся в инертноесостояние. Если на входы разряда сумматора подается рабочий набор сигналов, в котором значение "1" появляется на двух, прямых и одном инверсном входе (например, а=Ь=р=1 и аЬ=р=О),то на входе элемента НЕ 33 появляется значение "О", а на его выходе р - значение "1", в результате чего откроются транзисторы 21 и 22 и на входе элемента НЕ 36 установится значение "О", а на его Выходе з - значениеПри этом открывается транзистоР 24 и посколькуоткрыты также и транзисторы 20 25 и 27, значение "0" на входе элемента НЕ 36 будет сохраняться до тех пор, пока все входы сумматора не возвратятся в инертное состояние.Таким образом, рабочее состояние выходов з и з каждого разряда. устанавливается только после того, как все его входы перейдут из инертного состояния в рабочее. При этом рабочее состояние выходов переноса в следуютщий разряд р и р проверяется в следующем разряде, Так как переход выходов з и з каждого разряда в инертное состояние происходит только после того, как на всех его входах установится инертное состояние, сигналы с выходов з и з могут использоваться в качестве сигналов завершения переходных процессов в сумматоре,Формула изоб ретен ияКомбинационный сумматор, содержащий в каждом разряде четыре элемента НЕ, четыре нагрузочных элемента и двадцать восемь МОП-транзисторов, причем затворы первого, второго и третьего транзисторов обьединены и подключены к прямому входу первого слагаемого, затворы четвертого, пятого и шестого транзисторов - к прямому входу второго слагаемого, затворы седьмого, восьмого и девятого транзисторов - к прямому входу переноса из предьдущего разряда, затворы десятого, одиннадцатого транзисторов и выход первого элемента НЕ - к инверсному выходу переноса в следующий разряд, затворы двенадцатого, тринадцатого и четырнадцатого транзисторов к инверсному входу первого слагаемого, затворы пятнадцатого, шестнадца- того и семнадцатого транзисторов - к инверсному входу второго слагаемого, затворы восемнадцатого, девятнадцатого и двадцатого транзисторов - к инверсному входу переноса из предьдущего разряда, а затворы двадцать первого, двадцать второго транзисторов и выход второго элемента НЕ - к прямому выходу переноса в следующий разряд, истоки первого, второго и пятого транзисторов соединены с первым выводом первого нагрузочного элемента и входом второго элемента НЕ, истоки двенадцатого, тринадцатого и шестнадцатого транзисторов соединены с первым выводом второго нагрузочного элемента и входом первого элемента НЕ, стоки первого и двенадцатого транзисторов соединены с истоками соответственно. четвертого и пятнадцатого транзисторов, стоки второго и пятого транзисторов соединены с истоком седьмого транзистора, а стокитринадцатого и шестнадцатого транзисторов - с истоком восемнадцатого транзистора, истоки третьего и одиннадцатого транзисторов соединены с первым выводом третьего нагрузочного5 элемента, и входом третьего элемента НЕ, выход которого соединен с прямым выходом суммы данного разряда и затвором двадцать третьего транзистора, истоки четырнадцатого и двадцать .второго транзисторов соединены с первьм выводом четвертого нагрузочного элемента и входом четвертого элемента НЕ, выход которого соединен с инверсным выходом суммы данного разряда и затвором двадцать четвертого транзистора, сток третьего транзистора соединен с истоками шестого и десятого транзисторов, а исток восьмого транзистора - со стоками шестого и одиннадцатого транзисторов, сток четыр- .надцатого транзистора соединен с истоками семнадцатого и двадцать первого транзисторов, а исток девятнадца того транзистора, - со стоками семнадцатого и двадцать второго транзисторов, вторые выводы нагрузочных элементов подключены к шине питания сумматора, а стоки четвертого, девятого,пятнадцатого и двадцатого транзисторов - к его общей шине, о т л и -ч а ю щ и й с я тем, что, с цельюупрощения, в казцом его разряде прямые и инверсные входы первого и.вто.рого слагаемых подключены к затворамсоответственно двадцать пятого, двадцать шестого, двадцать седьмого идвадцать восьмого транзисторов, истоки которых соединены между собой и систоками девятого, двадцатого, двадцать третьего и двадцать четвертоготранзисторов, стоки седьмого, восьмого, десятого, восемнадцатого, девятнадцатого, двадцать первого, двадцатьпятого, двадцать шестого, двадцатьседьмого и двадцать восьмого транзисторов объединены и подключены к общейшине сумматора, стоки двадцать третьего и двадцать четвертого транзисторов соединены с входами соответственно третьего и четвертого элементов НЕ.1543399 су Про и на, 101 Заказ ВНИИПИ Составитель В,Черниковтор Е.Копна Техред Л,Сердюкова Корректор А.0 бруч Тираж 56.1 Подписноевенного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 ственно-издательский комбинат "Патент", г. Ужгород, ул,