Устройство для умножения комплексных чисел

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 80151702 А 1 С 511 4 С 06 Р 7/4 ОПИСАНИЕ ИЗОБРЕТЕНИЯ У 39 ,Г.Цмоць, ц, В.А.Мо . Седов и ален- А.Яки рованияиия компсистемы ССР1981Я КОМПил ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ВТОРСКОМУ С 8 ИДЕТЕЛЬСТ(56) Семотюк М.В., Боюи В.Пционные устройства для суммпарных произведений и умножлексных чисел. - Управляюшии машины, 1978, У 3, с. 90,Авторское свидетельство СУ 1103222, кл, С 06 Р 7/49,(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЛЕКСИЫХ ЧИСЕЛ(57) Изобретение относится к вычислительной технике и может быть использовано для построения процессоровбыстрого преобразования Фурье, цифровых фильтров, вычислительных машин скомплексной арифметикой, Цель изобретения - повышение быстродействия,Для достижения поставленной цели всостав устройства входят шесть регистров 1-4, 17,18, четыре группы 7-10коммутаторов, четыре группы 11-14элементов ИПИ, две группы 5,6 дешифраторов, два миогавходовых сумматора15,16. Повышение быстродействия достигается за счет уменьшения временина формирование частных произведений.1 О 15 20 30 35 25 40 50 55 Изобретение относится к вычислительной технике и может быть испольэовацо для построения процессоровбыстрого преобразования Фурье, цифровых фильтров, вычислительных машинс комплексной арифметикой, решениясистем линейных алгебраических уравнений.Цель изобретения - повышение быстродействия,Ца чертеже представлена схема устройства.Устройство содержит первый, второй, третий и четвертый входные регистры 1 - 4, первую и вторую группы5 и 6 дешифраторов (каждая группасодержит п/2 дешифраторов, где ивразрядность множителя), первую, вторую, третью и четвертую группы 7 - 10коммутаторов (каждая группа содержити/2 коммутаторов), первую, вторую,третью и четвертую группы 11 - 14элементов ИЛИ, содержащие по и/2 элементов ИЛИ, первый и второй мцоговходовые сумматоры 15 и 16, первый ивторой регистры 17 и 18 произведений.Коммутаторы групп 7 - 10 могут бытьвыполнены из наборов по четыре элемента И, объединенных элементом ИПИ.Прямые выходы регистра 1 соединены с первыми информационными входами коммутаторов групп 7 и 9, со сдви -гом на оцин разряд влево с вторымиинформационными входами коммутаторов группы 7,инверсные выходы регистра 1 соединены с четвертыми информационными входами коммутаторовгрупп 7 и 9 и со сдвигом на одинразряд влево с третьими информационными входами коммутаторов групп 7 и9, прямые выходы регистра 2 соединены с четвертыми информационными входами коммутаторов группы 8, с первыми информационными входами коммутаторов группы 10 и со сдвигом наодин разряд влево с третьими и вторымн информационными входами соответственно коммутаторов групп 8 и10, инверсные выходы регистра 2 соединены с первыми информационнымигходами коммутаторов группы 8, счетвертыми информационными входамикоммутаторов группы 10 и со сдвигомна разряд влево с вторыми и третьими ицформациоцными входами соответственно коммутаторов групп 8 и 10;первый, второй и третий входы 3 -годешифратора 5Ц = 1 и/2) соединены соответственно с (23 - 1)-м,23-м, (23 + 1) "м выходами регистра3, (23 - 1)-й) 23-й и (23 + 1)-йвыходы регистра 4 соединены соответственно с первым, вторым и третьимвходами 3-го дешифратора б , первый,второй, третий и четвертый выходы3-го дешифратора 5 соединены соот 3ветствецно с первыми, вторыми, третьими и четвертыми управляющими входами коммутаторов 7 и 10 , первый,второй, третий и четвертый выходыдешифратора б соединены соответственно с первыми, вторыми, третьими и четвертыми входами коммутаторов8 и 9первые и вторые входы 3-хэлементов ИЛИ соединены соответственно с третьим и четвертым выходами дешифратора 5 , первый и второйвход 3-го элемента ИЛИ 12 . соединенсоответственно с первым и вторым выходами дешифратора б , третий ичетвертый выходы которого соединенысоответственно с первым и вторымвходами 3-го элемента ИЛИ группы 13;выход коммутатора 7; соединен сосдвигом вправо на (23 - 2) разрядов с 3-м входом многовходовогосумматора 15, (п/2 + 3)-й вход которого соединен со сдвигом на(23 - 2) разрядов вправо с выходомкоммутатора 8 , выход коммутатора9 соединен со сдвигом вправо на(и/2 + 3)-й вход которого соединенсо сдвигом на (23 - 2) разрядоввправо с выходом коммутатора 10выход элемента ИЛИ 11 соединен с(и + 3)-м входом многовходовогосумматора 15, (и + и/2 + 3)-йвход которого соединен с выходомэлемента ИЛИ группы 12, выход 3 гоэлемента ИЛИ группы 13 соединен с(и + 3)-м входом многовходовогосумматора 16, (и + и/2 + 3)-йвход которого соединен с выходомэлемента ИЛИ 14 , выход многовходового сумматора 15 соединен с входомрегистра 17, вход регистра 18 соединен с выходом многовходового сумматора 16,Устройство работает следующимобразом.Формирование частных произведений в устройстве производится по мо.дифицированному алгоритму Бута, который предусматривает постоянный1517023 6Информация с 1-х выходов элементов ИЛИ групп 11 - 14 поступает навходы многовходовых сумматоров 15 5и 16, веса которых равны весам младших разрядов 1-х коммутаторов групп7 - 1 О коммутаторов. Информация, поступившая на входы многонходовыхсумматоров 15 и 16, суммируется сучетом весов разрядов и следующимтактовым импульсом записывается врегистры 17 и 18 результата. 0000 - на 1000 - на 0100 - на 0010 - на 0001 - на входах 000 или 111; входах 001 или 0101 входах 011;входах 100;входах 101 или 110. 5сдвиг на два разряда при одновременном анализе трех разрядов множителя.По тактовому импульсу во входныерегистры 1 и 2 записываются соответственно действительная КеА и мнимая1 шА части множимого А, а во входныерегистры 3 и 4 - соответственно действительная КеВ и мнимая 1 шВ частимножителя В. Числа А и В представлены в дополнительном коде,На первые, вторые, третьи и четвертые входы групп 7 и 9 коммутаторов поступают соответственно КеФ 152 КеА, 2 НеА и КеА. На первые, вторые,третьи и четвертые входы группы 8коммутаторов поступают соответственно 1 шА, 21 шА, 21 шл, 1 шА, а на первые,вторые, третьи и четвертые входыгруппы 1 О коммутаторов - соответственно 1 шА, 21 шА, 21 шА и 1 шА. Информацияс выходов (21 - 1)-го, 21-го и(21 + 1)-го разрядов регистров 3 и 4поступает на входы соответственногрупп 5 и 6 дешифраторов и устанавливает на их выходах коды Информация с выхода дешифратора 5 управляет коммутаторами 7 и 1031 а информация с выхода дешифратора 6/ управляет коммутаторами 8 и 9 . При3этом состояние выходов коммутаторов в зависимости от управляющих входов следующее .0000 - выходы коммутаторов в нуле; 1000 - на выходах комму 40 таторов информации с первых входов; О 00 - на выходах коммутаторов информация с вторых входов; 0010 - на выходах коммутаторов информация с третьих входов; 0001 - на выходах45 коммутаторов информация с четвертых входов.На выходах групп 7 и 8 коммутаторов, а также групп 11 и 12 элемен 50 тов ИЛИ формируются частные произведения для получения действительной части произведения (КеА КеВ - 1 шА1 шВ). Частные произведения для получения мнимой части произведения (КеА . 1 шВ + 1 пиЯеВ) формируются на выходах групп 9 и 1 О коммутаторов, а также на выходах групп 13 и 14 элементов ИЛИ. Формула и э о б р е т е н и я Устройство для умножения комплексных чисел, содержащее первый, второй, третий и четвертый входные регистры, первую и вторую группы коммутаторов, первую группу дешифраторов, первый и второй многовходовые сумматоры, первый и второй регистры результата, входы первого, второго, третьего и четвертого входных регистров соединены с входами устройства, синхровходы всех регистров соединены с тактовым входом устройства, первые информационные входы первой и второй групп коммутаторов соединены с прямыми выходами первого входного регистра, выходы первого многовходового сумматора соединены с входом первого регистра результата, выходы второго многовходового сумматора соединены с входами второго регистра результата, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены дополнительно первая, вторая, третья и четвертая группы элементов ИЛИ, вторая группа дешифраторов, третья и четвертая группы коммутаторов, прямые выходы первого входного регистра соединены со сдвигом влево на один разряд с вторыми информационными входами первой и второй групп коммутаторов, инверсные выходы первого входного регистра соединены с четвертыми информационными входами первой и второй групп коммутаторов и со сдвигом влево на один разряд с третьими информационными входами первой и второй групп коммутаторов, прямой выход второго входного регистра соединен с четвертыми информационными входами третьей группы ,коммутаторов, с первыми информационными входами четвертой группы коммутаторов и со сдвигом влево на один1517023 Составитель 1 О, фирстовТехред Л.Олийньзк Корректор М, Шароши Редактор О. Ирковецкая Заказ 6391/51 Тираж 668 ПодписноеБН 11 з 1 П 11 1 осударственцого комитета по изобретениям и открытиям при ГЕНТ СГГР113035, Москва, Ж, Раушская цаб л. з/5 Пр эцз воцст вен но-издательский комбинат "Патент", г. Ужгорц ц, узт. Гагарина, 101 г разряд с третьими и вторыми информа 1циоццыми входами соответственно третьей и четвертой групп коммутаторов, ишзерсные выходы второго входного регистра соединеньз с первыми информаццоццыми входами третьей группы коммутаторов, с четвертыми ицформациоццымц входами четвертой группы коммутаторов и со сдвигом влево ца один разряд с вторьзми и третьззлцз информаццоццымц входами соответственно третьей и четвертой групп коммутаторов, первый, второй и третий входы каждого 3 -го дешифратора (3 = 1 и/2, где и - разрядность операндов) первой группы соединены соответственно с (23 - 1)-м, 23-м и (23 + 1)-м выходами разрядов третьего входного регистра, первый, второй зз третий20 ззходьз 3-го дешифратора второй группы сссдзьиецы соответственно с (23 - 1)-м, 23-лз и (23 + 1)-м выходами разрядов четвертого входного регистра, первый, второй, третий и четвертый выходы з-го дешцфратора первой группы соединены соответственно с первыми, вторыми, третьими и четтзертыми управззя,опиши входами 3 - х коммутаторовпервой ц четвертой групп коммутаторов, первый, второй, третий и четвер 30 тый выходы 3-го дешифраторэ второй группы дешифраторов соединены соответственно с первыми, вторьгзи, третьимц и четвертыми управззяюшцлзи входами 3 -х коммутаторов второй и тре- З 5 тьей групп коммутаторов, первые и вторые входы з-х элементов ИЛИ первой и четвертой групп элементозз ПЛИ соедицецьз соответственно с третьим и четвертым выходами 3-го дешифраторапервой группы дешифраторов, первыйи второй входы 3-го элемента ИЛИ второй группы элементов ИЛИ соединенысоответственно с первым и вторым выходами 3-го дешифратора второй группы, третий и четвертый выходы которого соединены соответственно с первыми вторым входами 3-го элемента ИЛИтретьей группы элементов ИЛИ, выход3-го коммутатора первой группы коммутаторов соединен со сдвигом вправона (23 - 2) разрядов с 3-м входомпервого многовходового сумматора,выход 3-го коммутатора третьей группы соединен со сдвигом вправо ца(23 - 2) разрядов с (и/2 + 3)-м входом первого многовходового сумматора, выход 3-го коммутатора второйгруппы соединен со сдвигом вправоца (23 - 2) разрядов с 3 -м входомвторого многовходового сумматора,выход 3 -го коммутатора четвертойгруппы коммутаторов соединен со сдвигом вправо на (2 з - 2) разрядов с(и/2 1 3)-м входом второго многовходового сумматора, выход 3-го элемента ИЛИ первой группы элементов ИЛИсоединен с (и + 3)-м входом первогомноговходового сумматора, (и + и/2 ++ 3)-й вход которого соединен с выходом 3 -го элемента ИЛИ второй группы элементов ИЛИ, выход 3-го элемента ИЛИ третьей группы элементов ИПИсоединен с (и + 3)-м входом второгомноговходового сумматора, (и + и/2 ++ 3)-й вход которого соединен с выходом 3-го элемента ИЛИ четвертойгруппы элементов ИЛИ,