Функциональный преобразователь

(51)4 С 06 Р 1 ИСАНИЕ И ОБРЕТЕН К АВТОРСКОМ ТЕЛЬСТВ 3 Рукторско-техно ентальный инстиеревооружениства ельство СССР1/02, 1983. ьство СССР 7/552, 1985. использова система вл ибкимитвами втоматизирова ыми производпроцессами, ислительных етения являтехнологализирова ч кими в сп устр вь иствах. ел из ется расширение кла Для достижения а шаемых еннои цебласти выдназ пно для использова равления гибкими а производствами, те цессами, в специал лительных устройст я в систем томатизированны хнологическ пр чиснног ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(71) Гомельский констлогический и эксперимтут по техническому пи подготовке производ(56) Авторское свидету 1171774, кл. С 06 РАвторское свидетел9 1300466, кл. С 06 Р 54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЪ57) Изобретение относится к вычисительной технике и предназначено для Устройство относитсчислительной техники и рение класса решаемых задачвозможности преобразования зчисла непрерывных монотонныхций. ЯО 1501021 ли в устройство введены одноразрядный блок памяти, дешифратор, блок узлов памяти, третий коммутатор, третий триггер, четвертый и пятый элементы И, третий счетчик. Дополнительно введенные элементы позволяют реализовать функциональное преобразование заданного числа непрерывных строго монотонных функций путем использо - вания записанных в узлы памяти блока локальных трендов воспроизводимых функцийРасширение класса решаемых задач достигается при незначительном увеличении оборудования и сохранении высоких точностно-временных характеристик. Алгоритм преобразования сос- а тоит из двух этапов. На первом этапе6 развертка функции осуществляется уве- Щ личенным шагом в некотором среднем разряде с использованием локальных ( трендов этого разряда и приращение функции реализуется квантами. На втоаааз ром этапе ведется развертка мелким шагом в младшем разряде. 1 ил. На чертеже представлена функциональная схема преобразователя.Устройство содержит одноразрядный блок 1 памяти, дешифратор 2, блок 3 узлов памяти, коммутатор 4, сумматор 5, коммутаторы 6, 7, сумматор 8, регистры 9, 1 О, схему 11 сравнения, счетчик 12, триггер 13, элемент ИЛИ 14, триггер 15, генератор 16 импульсов, элементы И 17 и 8, счетчик 19, регистр 20, элементы 21-23 задержки, элемент Н 24, элемент 1 ЛИ 25, триг-. гер 26, элементы И 27 и 28, счетчик3 150102 29, тактовый вход 30 устройства, вход 31 задания функции устройства. Первый сумматор 8 выполнен комбинационным, а второй 5 - накапливающим.5В общем виде метод преобразования непрерывно строго монотонных функций запишется следующим образом; 1. (р+1) = 1. (р) +Д 8 (р),е+ 10 зтап 1 С, = 1,(п),:о Р( р, ) = Р И р+ ) + з Кп (г) 2 Т,Я+1) = 1,(р+1)/2 = С , этап 2 Г 1 Г + 18 + 1),Р(г + ) " Р(. ) + здп (г) 2 где г1 - для строго монотонно возрастающих .Функций и г-1 - для 20 строго монотонно убывающих функцг.Начальные значения 11(о) = д М; д Б (о) = Л г, где 1 р и Л ц - конечгьге разности взаимообратной функции ф (;) на равномерной сетке с ша гом 2 . В качестве начального значения функции берется ее значение РИ,).Йомер 1 разряда, в котором осуществляется развертка с увеличенным 30 шагом, определяется из выражения(аЧе) Ч ) -1 - 1 оВ ( -- , - ), й 1, а+ар+1 .Где В р+ д Цге конечнье разнос 3521 и ти первого и второго порядка взаимно- обратной функции ф(с) на равномерных сетках соответственно с шагами 2 и 2 1. На практике достаточно проверить условие в тех узлах сетки, где 40 Функция Р(С) имеет наибольшую кривизну.Для непрерывных строго монотонных Функций как правило 1, где 245 1 - целое с избытком.Устройство работает следующим образом.В исходном состоянии регистр 9 и сумматор 5 записан двоичный код интервала постоянства 1.(о), счетчики 12 и 19, .триггеры 13, 15, 26 обнулены,Первый счетньп импульс с входа 30 устройства поступает на счетчик 12,1 увеличивая его содержимое на 2 , и через элемент ИЛИ 14 на счетный вход триггера 15, переключая его в единицу, Пройдя элемент 21 задержки, счет 14ный импульс сбрасывает в ноль младшие (3 - Ч) разряды счетчика 19. Единица с прямого выхода триггера 15 поступает на входы элементов И 17 и 18.Элемент И 18 открыт сигналом "1" синверсного выхода триггера 13,Код функции поступает с входа 31устройства на дешифратор 2 и коммутатор 4. Код с выхода дешифратора 2поступает на входы разрешения. блока3 узлов памяти и разрешает считываниеинформации с 3-го узла, в котором записаны локальные тренды 1-й преобразуемой функции. В коммутаторе 4 кодс входа 31 управляет передачей навход сумматора 5 локальных трендовс 3-го узла блока 3.Тактовые импульсы генератора 16импульсов, пройдя аткрьтый элемент И18, поступают на вход пересчета с ве"сом 2 ф счетчика 19, увеличивая его-%содержимое на 2 . Кроме того, тактовые импульсы через открытый сигналом "1" с инверсного выхода триггера26 элемент И 27 поступают на счетньйвход счетчика 29, увеличивая его содержимое на 1". По заднему фронтутактового импульса счетный триггер 26переключается в "1". Считанное из1-го узла значение очередного локального тренда 1-го разряда поступаетчерез коммутатор 4 на вход сумматора 5. Следующий тактовый импульс поступает через открытый сигналом "1"с прямого выхода триггера 26 элементИ 28 на тактирукиций вход сумматора 5,в котором осуществляется вычислениеочередного интервала постоянства1. (р+1),По заднему фронту токтового импульса триггер 26 изменяет свое состояние на противоположное, осуществляя пересчет тактовых импульсов по модулю 2.Код с выхода сумматора 5 поступает через коммутатор 6 на вход второ" го слагаемого сумматора 8, на вход первого слагаемого которого поступает код с выхода регистра 9. В результате выполнения операции сложения на выходе сумматора 8 появляется двоичньл код аргументае, . В схеме 11 сравнения код с выхода сумматора 8 сравнивается с кодом аргументапоступающим с выхода счетчика 12.Еслие. (, то на выходе схеФ Вмы 11 сравнения остается ноль. В этом5 150 случае в регистр 10 записывается код с выхода сумматора 8. При развертке с увеличенным шагом н регистр 9 записывается код с выхода сумматора 8 независимо от результата сраннеция.При появлении на выходе схемы 11 сравнения единицы триггер 13 переключается в единицу и ноль с его инверсного выхода закрывает элемент И 24 и в регистре 10 остается прежнее значение суммы интервалов постоянствац-го разряда.Реализуется переход ко второмуэтапу преобразования, т.е. к развертке мелким шагом. Тактовые импульсычерез открытый сигналом с прямого выхода триггера 13 элемент И 17 посту-Лпают на вход пересчета с весом 2счетчика 19, На вход первого слагаемого сумматора 8 поступает через коммутатор 7 код с выхода регистра 10,а на вход второго слагаемого поступает сдвинутый в коммутаторе 6 на,код (р+1)-го интервала постоянствас 1-го разряда. В результате выполнениян сумматоре 8 операции сложения наего выходе появляется код аргументакоторый сравнивается в схеме 11сравнения с кодом выхода счетчика 12.Код аргумента й . записывается в ре 1+гистр 10. В это время в регистр 20осуществляется запись содержимогосчетчика 19. Синхронизация записи врегистры 10 и 20 осуществляется импульсами с выхода второго элементаИЛИ 25. Второй этап преобразованияосуществляется до тех пор, пока навыходе схемы 11 сравнения не появится единица. Тогда триггер 13 переключается в ноль, переключая в свою очередь триггер 15, ноль с прямого выхода которого закрывает элементы И17 и 18. На этом вычисление текущегозначения непрерывной строго монотонной функции Р заканчивается, еезначение записано в регистр 20.При поступлении следующего счетного импульса на вход 30 устройстваповторяется описанньп вычислительныйпроцесс,Формула изобретенияФункциональный преобразователь, содержащий два счетчика, два суммато. ра, два коммутатора, схему сравнения, три регистра, два триггера, генератор1021 10 15 20 25 30 35 40 45 50 55 импульсов, два элемента ИЛИ, три элемента И, три элемента задержки, причем тактовый вход преобразователя соединен с первыми входами первого элемента ИЛИ, первого элемента задержки и счетным входом первого счетчика, выход которого соединен с первым входом схемы сравнения, второй вход которой подключен к выходу первого сумматора и информационным входам первого и второго регистров, соединенных выходами соответственно с первым и вторым информационными входами первого коммутатора, выход которого соединен с входом первого слагаемого первого сумматора, вход второго слагаемого которого подключен к выходу второго коммутатора, управляющие входы первого и нторого коммутаторов соединены с прямым выходом первого триггера, счетный вход которого подключен к выходу схемы сравнения, инверсный выход первого триггера соединен с первым входом первого элемента И, к второму и третьему входам которого подключены соответственно пря-, мой выход второго триггера и выход генератора импульсов, подключенный к. первому входу второго элемента И, второй и третий входы которого соединены с прямыми выходами соответственно первого и второго триггеров, выходы первого и второго элементов И подключены к счетным входам второго-л счетчика с весами соответственно 2 и 2 , где Я - разрядность аргумента, ц - номер разряда, с которого ведется развертка с увеличенным шагом, выход второго счетчика соединен с информационным входом третьего регистра, выход второго элемента И соединен через второй элемент задержки с первым входом второго элемента ИЛИ, подключенного выходом к входу синхронизации второго регистра, выход первого элемента И подключен через третий элемент задержки к входу синхронизации первого регистра и первому входу третьего элемента И, второй вход которого соединен с инверсным выходом первого триггера, выход третьего элемента И соединен с вторым входом второго элемента ИЛИ, выход первого элемента эацержки подключен к,входу установки н 0младших -с 1 разрядов второго счетчика, прямой выход первого триггера соединен с вторым входом первого элемента ИЛИ,ЗакаВНИИП Подписное о изобрете 35, Раушск при ГКНТ СС ям и открыти наб., д. 4/ 11 атент", г.ужго е но-изггатегьский комбин 01 изводст Гагари выход которо го соединен со с четным входом второго триггера, о т л и - ч а ю щ и й с я тем, что, с целью расширения класса решаемых задач за5 счет преобразования заданного числа непрерывных монотонных функций, в него введены третий счетчик, одноразрядный блок памяти, дешифратор, ,блок узлов памяти, третий коммутатор, 10 третий триггер, четвертый и пятый элементы И, причем вход дешифратора, адресный вход одноразрядного блока памяти и управляющий вход третьего коммутатора соединены с входом задания функции преобразователя, выход одноразрядного блока памяти соединен с входом управления реверсом второго счетчика, выходы дешифратора подклю, чены к входам разрешения соответст вующих узлов памяти блока, адресные входы которых соединены с выходомтретьего счетчика, выходы узлов памяти блока соединены с соответствующими информационными входами третьегокоммутатора, выход которого подключен к кодовому входу второго сумматора, выход которого соецинен с информационным входом второго коммутатора,выход первого элемента И подключен ксчетному входу третьего триггера и кпервым входам четвертого и пятогоэлементов И, к вторым входам которыхподключены соответственно прямой иинверсный выходы третьего триггера,выходы четвертого и пятого элементовИ соединены соответственно со счетнымвходом третьего счетчика и тактовымвходом второго сумматора, выход второго элемента ИЛИ подключен к входусинхронизации третьего регистра.