Двухпроцессорная вычислительная система

союз сощ:тсникСОЦИАЛИСТИЧЕСКРЕСПУБЛИК ЯО 149 ОПИ САНИЕ ИЗОБРЕТЕНИЯ СКОМУ( СВИДЕТЕЛЬСТВУ(56) Авторское снидР 1124316, кл, С ОбАвторское свидетР 1277129, кл, С 06 ельноиованозобрет 7 ельност чет реа СССР 1982,ССР 1985,оце тельст Р 15/О стралям ител ьн ая ьст 15сс дешифраттри двунэлементи четыре ТЕЛЬНАЯ к вычисли сли спо е ормирои 16,егистр уппы- 14 ры ый на ры 17 и 18, буфе оки 20 и 21 памя их устройств 22 и сходном состоян 8 обнулены, Логи ыходон поступает процессоров 1 и игг б ешн Виф 23 ге 0 и тр ески оды "За- ициирует н их ат 2 и инаЛо ых ы логическогоерждение захва сигнал"Подт ическ ОСУДАРСТВЕНКЫЙ КОМИ 0 ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР(57) Изобретение относитс Изобретение относится к вычительной технике и может быть и льзовано в системах управления,Цель изобретения - повышение произнодительности вычислительной системы за счет реализации обмена информацией проессорами по двум независимым магистралям.На чертеже представлена функциональная схема микро-ЭВМ.Гикро-ЭВМ содержит микропроцессоры 1 и 2, элементы И 3, 4, б и 7,элементь ИЛИ 5, 8, 9 и 10, элеь нт2 И-ИЛИ 11, двунаправленные фтели 12 , дешифрато 15 1) 4 С Об Р 15/00 15/16 технике и может быть испольв системах управления, Цельения - повышение производии вычислительной системы злизации облика информациисорами по двум независимым маДвухпроцессорная нычиссистема содержит дваора, два блока памяти, дваора, дла триггера, регистр,аправленных формирователя,2 И-ИЛ 11, четыре элемента Иэлемента ИЛИ.1 ил,10 с выходов Подтверждение захвата" процессоров 1 и 2 поступают на входы элементов И б и 4 и закрывают их, С выходов элементов И 4 и 6 логические чОч поступают на входы элемента ИЛИ 9, и с его выхода на вход выборки двунаправленного формирователя 14, запирая его и устанавливая на обоих группах входов-выходов высокоимпедансное состояние, В результате магистрали данных микропроцессорон 1 и 2 разобшены и приобретают независимые состояния. Кроме того, логические 0 с выходов "Подтверждение захвата процессоров 1 и 2 поступают на вход элемента ИЛИ 5, с выхода которого - на вход выборки Формирователей 12 и 13 и устанавливает на их входах-выходах высокоФимпедансное состояние. В таком режиме процессоры могут работать одновременно, каждый со своей частью внешних устройств причем общее их калимчестно равно 2 , где М - разрядность3с- с ) 88 магис срс)и адреса, Процессрмс жгт сб 1 яат. я к гнои г)е)им ус:ройстням при А =- О,процессор- при А= 1, Таким образом, каждый роцессор располагает половиной внешних устрсйств, подключаемьх к вычислительной системе, причем устройства, подключаемые к первому процессору, имеют адреса от О до 2 " , а к )орому - от (2 + 1) до 2После включения каждый цросесссг)выполняет тест-программы самопроверки, записанные в ЗУ, В случае вьголнения всех тестовьгх проверок каждь)йпроцессор выдает в буферный регистр19 сообпециеоб исправности (лог. )в старшем разряде магистрали данных) и э течение контрольного отрезка времени ожидает сообщения об исправности от другого процессора Такое сообщение будет отсутствоватьесли тесты не выполнены. В этомслучае исправный процессор выдаеткоманду Захват) магистралей неисправцого процессора (лог, "1" в млад -шем разряде магистрали данных цавход триггера 17 или 18). Триггер17 (18) устанавливается в единичноесостояние, Лог, "1" с выходя триггера 17 (18) поступает на вход захватя неисправного процессора, например 2, после чего группы выходовадреса АО-Ап, чтения и записи, стробирования входов-выходов информации35, -Л переходят в высокоимпедансцоесостояние, выход стробирования внешних устройств принимает значениелог,О, а выход подтверждения захвата - лог, "1",40ЛогическийО" с выхода стробирования ЗУ процессора 2 запирает элементь И 6 и 7, а логическая "1" свыхода "Подтверждение захвата" отпирает элемент И 4, разрешает прохо)де) ) 45ние сигнала Чтение с выхода процессора 1 через элемент 2 И-ИЛИ к переключающему входу формирователя 4,Кроме того, логическая "1", поступающая с выхода элемента ИЛИ 5 цявходы выборки формирователей 12 и 5013, открывает их в направлении передачи. сигналов неисправному процессору 2, так как на их переключающихвходах установлен логический О"с ныхода Подтверждение захватя процессораОбращение процессора 1 к группевнешних устройств пргцесгоря 2 прссхц;р А - . 1, . о: :чгс кои "1",ц о я ); я се с ).;,с); е ср Г)с) ц р с) н я -ци 1 ВГпихс )с)стнрс) еГ ссс 1и логичгс.кой "1" ця эыходе "Подтнс рж -денве захватя" процес.с сря 2, Прцэтих условия); ца выход сс эс цтя4 пс)Вяе то я 3 огическая 1Которяя череэ.емецт И.И .О поступаетца гтробирующий вход дссид)ратора 16,ца адресцые входы которого поступаетадрес через формиронатс.ль 12 с группы адресных вьходов и;оцессора 1,формирователь4, открытый )огичес -кой "1" на эходе выборки, поступающей с выхода элемента И 4 черезэлемент ИЛИ 9, переключает направление передачи информации по командамввода или вывода процессора 1 всоо гветстяии с состоянием переключяюяего входя, ца который поступаютсигналы управления с выходя Чтение"процессорачерез элемент 2 И-ИЛИ 11,Таким образом, к исправному микропроцессору подключаются внешниеустройства неисправногоПоявляется возможность обращенияк ЗУ неисправного про ),ессоря цриусловии, что адресное пространствоэтого ЗУ це пересекается с адреснымпространством ЗУ исправного процессора, Б ЗУ 20 и ЗУ 21 вь)делена область, содержащая программь управле -ния внешними устройствами отключенного процессора, Таким образом, иЗУ 20 и ЗУ 21 содержат прог)даюсьуправления полным набором внешнихустройств однако только в аварийныхслучаях (отсутствие сообгения о выполнении теста) исправный процессорпереходит к программе управлениявнеш 1 ими устройствами неисправногопосле его отключения,с)ормула изобретенияДвухпроцессорная вычислительная система, содержащая первый и второй процессоры, первый блок памяти о т л и ч а ю щ а я с я тем, что, с целью повышения производительности за счет осуществления передач информации просессорами по езанисимым магистралям, она допоснительцо содержит второй блок памяти, с первогс по четвертый элементы И, с первогс) по четвертый элементы Ис 1 И элемент 2 И-ИЛИ, с первого по третий двунаправленные формирователи, первьй и г)торой дешифраторы, регистр, первый51015 20 25 30 35 40 45 50 55 Г(т1)ЙГ)ц ВГ)ы д)1 РЕьм 5 дресный ныхд 1.рва ) Нро)гессора с)ОГНн н с и еЕфс) Г)мани)Иным 13 хаггам и.1) ВР1 ииф ра тора(. а 11)се 1 ым Входом перВОГОблока гамяти и ггервым входом-выходомпервого двунаправленного формцронателя, причем старший разряд адресного Выхода первого процессора соединен с инверсным Входом первого и первым Входом второго элементов И, Выход признака обращения к внешним устройствам первого процессора соединен с прямым входом первого и вторым входом второго элементов И, выход признака обращения к блоку памяти первого процессора соединен с входом выборки первого блока памяти, выход первого .элемента И - с первым входом первого элемента ИЛИ, выход которого - со стробирующим входом первого дешифратора, группа выходов которого является первой группой выходов системы для подключения к входам выборки устройств ввода-вывода первой группы, выход признака выво - да информации первого процессора соединен с входом записи блока памяти, с первым входом-выходом второго двунаправленного формирователя, с перв . вым входом записи регистра и с первым выходом системы для подключения к входам признака вывода информаггии устройств ввода-вывода первой группы, выход признака ввода информации первого процессора соединен с входом управления чтением первого блока памяти, с вторым входом-выходом второго двунаправленного формирователя, с вторым выходом системы для подключения к входам признака вывода устройства ввода-вывода первой группы и первым входом элемента 2 И-ИЛИ, второй вход которого соединен с третьим входом-выходом второго двунаправленного формирователя, с вторым входом записи регистра, с входом управления записью второго блока памяти, с третьим выходом системы для подключения к входам признака ввода информации устройств ввода-вывода второй( группы и с выходом признака вывода информации второго процессора, выход признака ввода информации которого соединен с входом уетравления чтением второго блока памяти, с четвертым выходом системы для подключения к входам признака вывода информации устройств ввода-вывода второй 1) У 1111 Ь( С ЧЕ ТВЕГ) Т( (М 1(;( 1)(Х)51Второго формцр (г ат(.я и ( Вгор)и Вхо дам чтения реюЕст)а, 1 )1(ьР ВхдВыборки котора о соснинн с сцнхроВходом 11 ерного триггера и с Выхг)домперного дешцфратора, группа цнГ)орь 11 ЕГионегьгх Входон-ВМХОЕЕОВ первого процессора соединсна с церкой ггу ВВ)йвхадон-выходов сцс темь для 1 олег:гючени 51 к информационным ВходаГ-ВЫХО 11 амустройств ввода-ВЕЕВогеа парной 1 ру 11 пе с группой инфр(Еццоггных Входов -Выходов 11 ервого блошка 11 амяти и с.группой первых входон-Выходов третьего двунаправленного формирователя,причем младглий и старз(гцй разрядыгруппы информацианнь(х Входа н-Выходон первого процессора соединенысоответственно с информационным Входом первого триггера и с первым информационным входом-вьгходом регистра, второй вход ныборкц которогосоединен с синхронходам второго триггера и с выходом второго дешифратора,группа выходов которого являетсявторой группой выходов системы дляподключения к Входам выборки устройств ввода-вывода второй группы,а группа информационных Входов-выходов второго процессора соединенас группой информационных входов-выходон второго блока памяти, с второйгруппой входов-выходов системы дляподключения к информационным входамвыходам устройств ввода-вывода второй группы и с второй группой инфармационных входон-выходов третьегодвунаправленного формирователя, причем младший и старший разряды группыинформационных входов-выходов второго процессора соединены соответственно с информационным входом триг -гера и с вторым инфоомационным вхо -дом-выходом регистра, вход Выборкитретьего двунагравленного формирователя соединен с выходом второго элемента ИЛИ, первый вход которого соединен с вторьЕМ входом первого элемента И и с выходом третьего элемента И, первый прямой вход которогосоединен с выходом признака обращения к внешним устройствам второгопроцессора и с первым входом четвертого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединенео стробирующим входом второго дешифратора, информационный Вход кото.твенного комитет 1 3035, Москва,3 ьский комбинат "Патент", г жгороц, ул. Гагарина, 10 Производственно-иэда РОГО соединРн с адрес ным хомвторого блока памяти, с Вторым :хо -дом-вьходом первого двунаправлРогоформирователя и с адрес ным БЬ 1 ходомвторого процессора, причем с)тдрпийразряд адресного выхода Второго роцессора соединен с Бторьми Бходдьгичетвертого элемента И и инверснь;мвходом третьего элемента И, второйПряМОй БХОц КОтОрОГО СОЕДИНЕН С БЬРходом подтверждения захвата первогопроцессора, с первым входом четвертого элемента ИЛИ, с входом управления направлением передачи первогои второго днунаправле 11 ых формирователей и третьим входом элементд2 И-ИЛИ, четвертый вход кс)торого сое цинен с выходом подтверждения захва 11 Бт 01)Ох) 1)с)1 Росс)Рд, . ВтоРым Вхо -;.Ом четвсос) ):емеитд И 11 И и третьимвхс)дом Бт )рсго .)Бемета И, Быхог(1",ОТ1)0 ГО СП) Р(11 С 11 С БТО )Ь 1 МИ ЕЗХОДДМ 1 51;торго и трс т РО э:ем:.нтон ИЛИ,выход чет)сртого элеменга ИЛИ соединен с входами выборки первого и Бто -рого двундпрдвпеных Формирователей,Быхо( элемента 2 И - 1 ПИ соединен с входом управ:ения идпрдвле:ием передачитретьего двундпрдвленноо формирователя, Быхоль первого и Второго триггеров сОР;инсны соответстВенно с Вхо,.(ми призндкд захвата н.Орого и нерио) О проис .( ОрВь хд 1( признакаоб)раени 1 к памяти втор)го процессорасоединен с: Бходом Выбори Второгоб) пл с Р 1 и ь м 1 г ) 1,Подписноеобретениям и открытиям при ГКНТ СССРаувская наб., д. 4/5