8-битный микропроцессор

ОЮЗ СОВЕТСКИОЦИАЛИСТИЧЕСНЕСПУБЛИН 51 С 06 Р 15/О ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) (57) 1. 8-БИТНЫЙ МИКРОПРОЦЕССОР,содержащий арифметико-логическийблок, блок управления, блок микропрограммного управления, блок оперативной памяти, формирователь адреса,блок асинхронного обмена, дешифратор микрокоманд, причем информационные входы-выходы микропроцессора подключены к информационным входам-выходам арифметико-логического блока,блока оперативной памяти и к первомуадресному входу блока микропрограммного управления, выход кода микрокоманд которого соединен с информационными входами дешифратора микрокоманд и арифметико"логического блока, первый информационный выход которого подключен к адресному входублока микропрограммного управления,а второй информационный выход арифметико-логического блока подключенк информационному входу формирователя адреса, первый информационныйвыход которого соединен с адреснымвходом блока оперативной памяти,второй информационный выход подключен к выходу микропроцессора, агруппа управляющих входов формирова-.теля адреса соединена с первым выхо 801161950 дом дешифратора команд, второй выходкоторого подключен к первой группеуправляющих входов блока управления,первый, второй, третий, четвертый,пятый, шестой и седьмой выходы которого подключены соответственно кпервому и второму входам блока микропрограммного управления, к первомууправляющему входу формирователя адреса, к первому, второму и третьемууправляющим входам блока асинхронного обмена, седьмой выход блока управления соединен с вторым управляющимвходом формирователя адреса, с пер"вым управляющим входом арифметикологического блока и с третьим входомблока микропрограммного управления,первый и второй выход которого подключены соответственно к второму итретьему управляющим входам арифметико-логического блока, первый ивторой выходы которого соединены счетвертым и пятым входами блока микропрограммного управления, шестойвход которого подключен к четвертому,третьему, первому управляющим входамарифметико-логического блока, формирователя адреса и блока управлениясоответственно и к первому выходублока асинхронного обмена, второй итретий выходы которого соединены со"ответственно с пятым и вторым управляющими входами арифметико-логического блока и блока управления, входвыход которого подключен к управляющим входам-выходам арифметико-логического блока и блока асинхронногообмена, третий выход арифметико-логического блока соединен с третьими четвертым управляющими входами фор1 161950 Риг. 7Составитель В,КочедыковТехред И, Кастелевич Редактор Л,Алексе каз 39 Тираж 710ственного комитета СССР ИИПИ Государ по делам изо 13035, Москва етении и открытии Ж, ."аушская наб., д 4 5 ал ППП Патент1161мирователя адреса, блока управления и блока асинхронного обмена соответственно, первый управляющий выход формирователя адреса подключен к четвертому входу блока управления и к управляющему входу блока оперативной памяти, а второй и третий управляющие выходы формирователя адреса соединены соответственно с пятым и шестым входами блока управления, о т л и - ч а ю щ и й с я тем, что с целью повышения быстродействия и точности, в него введены блок управления выборкой, причем третий выход дешифратора микрокоманд подключен к группе управляющих входов блока управления выборкой, первый, второй, третий и четвертый управляющие входы которого соединены с четвертым, седьмым выходами блока управления, третьим выходом блока микропрограммного управления и первым выходом блока асинхронного обмена соответственно, управляющий выход блока управления выборкой соединен с седьмым и пятым входами блока управления и блока асинхронного обмена соответственно, третий выход блока микропрограммного управления соединен с восьмым входом блока управления, причем блок управления выборкой содержит первый и второй триггеры, первый и второй элементы И, первый и второй элементы ИЛИ, элемент НЕ и элемент задержки, первый управляющий вход блока управления выборкой подключен к первому входу перво - го элемента И, выход которого соеди нен с первым входом первого элемента ИЛИ-НЕ, выход которого соединен с входом элемента НЕ и входом элемента задержки, выход которого подключен к первому входу второго элемента И, выход которого подключен к информационному входу первого триггера, выход которого является управляющим выходом блока управления выборкой и подключен к первому входу второго элемента ИЛИ, выход которого соединен с информационным входом второго триггера, выход которого подключен к второму входу первого элемента И, третий вход которого является третьим входом блока управления выборкой, в торой управляющийвход блокауправления выборкой соединен с вторым входом второго элемента ИЛИ,и входом сброса первого триггера, вход которого яв-ляется четвертым управляющим входом 950блока управления выборкой, группа управляющих входов блока подключена к второму и третьему входам первого элемента ИЛИ-НЕ и к синхровходу второго триггера, выход элемента НЕ соединен с вторым входом второго элемента И.2. Микропроцессор по п. 1, о т - л и ч а ю щ и й с я тем, что блок управления содержит первый, второй, третий, четвертый, пятый, шестой и седьмой триггеры, первый, второй, третий, четвертый, пятый и шестой, седьмой и восьмой элементы И, элемент ИЛИ, первый, второй, третий и четвертый элементы НЕ, первый, второй и третий элементы задержки, причем первый выход блока соединен с выходом первого элемента И, первый вход которого соединен с выходом первого элемента НЕ, вход которого соединен с пятым входом блока, второй выход блока соединен с выходом первого триггера и первыми входами второго и третьего триггеров, выход третьего триггера подключен к первому входу второго элемента И, выход которого соединен с вторым входом первого элемента И,третий выход которого подключен к выходу второго элемента НЕ, вход которого соединен с четвертым входом блока, шестой выход блока соединен с выходом четвертого триггера и с первым входом третьего элемента И, выход которого подключен к первому входу элемента ИЛИ, выход которого подключен к входу третьего элемента НЕ и к входу первого элемента задержки, выход .которого соединен с первым входом четвертого элемента И выход которого является первьк входом пятого триггера, первый выход которого соединен с пятым выходом блока и подключен к первому входу пятого, элемента И, выход которого является третьим выходом блока, четвертый выход блока соединен с выходом шестого триггера, первый вход которого подключен к одному из входов группы управляющих входов блока, седьмой выход блока соединен с выходом шестого элемента И и с первым входом первого триггера, второй вход которого соединен с входом пуска блока, вход сброса блока соединен с входом второго триггера, выход которого соединен с входом четвертого элемента НЕ и первым входом11 шестого элемента И, второй вход которого через второй элемент задержки соединен с выходом четвертого элемента НЕ, первый вход блока соединен с вторыми входами третьего, пятого и шестого триггеров и с первыми входами четвертого и седьмого триггеров, выход седьмого триггера соединен с первым входом восьмого элемента И, выход которого подключен к второму входу элемента ИЛИ, управляющий вход- выход блока соединен с вторыми входаг ми третьего элемента И и второго элемента И, третий вход блока соединен с первым входом седьмого элемента И, выход которого соединен с вторым входом седьмого триггера, второй вход 61950блока соединен с вторым входом седьмого элемента И, третий вход которого соединен с шестым входом блока, другой из входов группы управляющих входов блока соединен с вторым входом четвертого триггера, седьмой вход блока соединен с вторым входом седьмого элемента И, восьмой вход блока соединен с четвертым входом первого элемента И, причем выход третьего элемента НЕ подключен к второму входу четвертого элемента И, второй выход пятого триггера соединен с входом третьего элемента задержки, выход которого подключен к второму входу пятого элемента И.10 15 20 1Изобретение относится к вычислительной технике, в частности к микропроцессорам, осуществляющим обработку цифровой информации.Цель изобретения - повышение быстродействия устройства.На фиг. 1 представлена функциональная схема предлагаемого 8-битного микропроцессора; на фиг, 2 - функциональная схема блока управления выборкой; на фиг. 3 - Функциональная схема арифметико-логического блока; на фиг. 4 - функциональная схема блока микропрограммного управления; на фиг. 5 - функциональная схема формирователя адреса; на фиг. 6 - функцио- . нальная. схема блока управления; на фиг. 7 - функциональная схема блока асинхронного обмена.8-битный микропроцессор содержит, арифметико-логический блок 1, блок 2 микропрограммного управления, блок 3 оперативной памяти, формирователь 4 . адреса, блок 5 управления, блок 6 асинхронного обмена, дешифратор 7 микрокоманд, информационные входы-выходы 8 микропроцессора, выход 9 кода микрокоманд блока 2 микропрограммного управления, второй информационный выход 10 арифметико-логического блока 1, первый информационный выход 11 формирователя 4 адреса, второй инфор-, мационный выход 12 формирователя 4 2адреса, первый информационный выход 13 арифметико-логического блока 1, второй управляющий вход 14 арифметика-логического блока 1, четвертый вход 15 блока 2 микропрограммного управления, второй управляющий вход 16 арифметико-логического блока 1, пятый вход 17 блока 2 микропрограммного управления, первый 18 и второй 19 выходы блока 5 управления, первыйвыход 20, третий управляющий вход 21и третий выход 22 блоха 6 асинхронного обмена, третий выход 23 арифметико-логического блока 1, второйуправляющий вход 24 и вход-выход 25блока 6 асинхронного обмена, четвертый выход 26 блока 5 управления, второй выход 27 блока 6 асинхронногообмена, седьмой выход 28 блока 5 управления, третий выход 29, второйвыход 30, первый выход 31, первый управляющий вход 32 и управляющуюгруппу входов 33 формирователя 4 адреса, группу управляющих выходов 34дешифратора 7 микрокоманд, блок 35 управления выборкой, выход 36 блока 35 управлений выборкой, третий выход37 блока 2 микропрограммного управления, группу управляющих входов 38блока 5 управления.Блок 35 управления выборкой содержит первый 39 и второй 40 триггеры,первый 41 и второй 42 элементы И, 3 1161 первый 43 и второй 44 элементы ИЛИ элемент НЕ 45 и элемент 46 задержки.Арифметико-логический блок (фиг.З) содержит регистр 47 микрокоманд, дешифратор 48 микрокоманд, регистр 49 состояния, блок 50 сдвигателя, комбинационный сумматор 51, блок 52 регистров общего назначения, рабочий регистр 53, первый блок 54 магистральных переключакнцих элементов, второй 10 блок 55 магистральных переключающих элементов, третий блок 56 магистральных переключающих элементов, первый элемент 57 задержки, второй элемент 58 задержки, третий элемент 59 за" 15 держки, четвертый элемент 60 задержки, пятый элемент 61 задержки, шестой элемент 62 задержки, первый элемент ИЛИ 63, второй элемент ИЛИ 64, третий элемент ИЛИ 65, первый элемент 20 И 66, второй элемент И 67, третий элемент И 68, четвертый элемент И 69, первый элемент НЕ 70, второй элемент НЕ 71, первый магистральный элемент 72, второймагистральный переключающий 25 элемент 73.Блок 2 микропрограммного управления (фиг. 4) содержит регистр 74 команд, блок 75 ПЗУ, регистр 76 состояния, регистр 77 следующего адре- З 0са, регистр 28 управления, регистр 79 управления, первый элемент 80 задержки, второй элемент 81 задержки, третий элемент 82 задержки, первый элемент ИЛИ 83 второй лм ИЛИ 8435 элемент И 85, первый элемент НЕ 86, второй элемент НЕ 87.Фсрмирователь 4 адреса (фиг. 5) содержит счетчик 88 адреса, счетчик89 команд, регистр 90 адреса, адрес ный мультиплексор 91, первый 92, второй 93, третий 94 и четвертый 95 триггеры, первый 96, второй 97, третий 98, четвертый 99, пятый 100 и шестой 101 элементы И.Блок управления (фиг. 6) содержит первый 102, второй 103, третий 104, четвертый 105, пятый 106, и седьмой 108 триггеры, первый 109, второй 110. трет й 111, четвертый 112, пятый 113,50 шестой 114,седьмой 115 и восьмой .116 элементы И, элемент ИЛИ 117, первый 118, второй 119, третий 120 и четвертый 121 элементы НЕ, первый 122, второй 123 и третий 124 элементы задержки.Блок 6 асинхронного обмена (фиг. 7) содержит первый 125 и второй 126 триг 9504геры, первый 127, второй 128, третий 129, четвертый 130 и пятый 131 элементы И, элемент ИЛИ 132, первый 133, второй 134, третий 135, четвертый 136 и пятый 137 элементы задержки, элемент НЕ 138, первый 139, второй 140 и третий 141 магистральные переключающие элементы.Устройство работает следующим образом.Арифметико-логический блок (АЛБ) 1 и блок 2 микропрограммного управления (БМУ) представляют собой блоки обработки адресов и операндов. АЛБ 1, получив микрокоманду из БМУ 2, выполняет арифметические, логические и сдвиговые операции над числами, хранящимися в его регистрах или поступающими по магистрали. Команды, включающие в себя собственно операции над числами и вычисления адресов операндов и следующей команды, реализуются как последовательности микрокоманд БМУ 2 при поступлении на вход БМУ 2 команд,Функциональное распределение регистров блока регистров следующее: РО - регистры общего назначения; Р 1, Р 2, РЗ "регистр-указатель старшего байта; Р 4 - регистр-указатель младшего байта; Р 5 - регистр-указатель стека; Рб - регистр старшего байта команды; Р 7. - регистр-счетчик команд.Память разбивается на три части: область программ и данных (ОПД); область памяти блокнотного типа (ОПБ); область регистров периферийных устройств (ОП).Каждая из перечисленных областей выбирается с помощью специальных признаков, задаваемых микропрограммно, Перед началом работы необходимо привести в исходное состояние АЛБ блок БМУ и триггеры процессора. Для этого в блок 5 управления необходимо подать команду цСброс", при этом триггер устанавливается в " 1", формируя на элементах НЕ 121, И 114 и элементе 123 задержки импульс 28 длительностью 2,1 мкс. По этому сигналу. устанавливаются в "0" триггеры процессора и формируется микрокоманда Исходное состояние", по которой формируется сигнал 37 "Конец коман- дГ, а в регистр 77 следующего адреса заносится адрес начала команды.Для пуска процессора необходимов .блок управления подать команду"Пуск", при этом устанавливается в" 1" триггер 102, формируя сигнал 19"Пуск", а на триггере 104 и элемен-. те И 110 - сигнал 18 "Команда выдана". Команда принимается в БМУ 2 на регистр 74 команд, а затем Форми руется сигнал 20 "Команда принята", Далее БМУ 2 вырабатывает последовательность микрокоманд, сопровождаемых сигналом 16 "Начать", по которым устанавливаются в " 1" указатель стека Р 5, в "0" - старший байт команды РЬ и счетчик команд Р 7; содержимое регистров РЬ и Р 7 передается в адресную магистраль.При выдаче старшего байта команды 15 АЛБ 1 формирует сигнал 17 "Исполнено" для блока БМУ 2 и сигнал 23 "Выдан адрес", по которому в формирова= теле 4 адреса на триггере 93 и эле- менте И 101 вырабатывается признак 2 О старшего байта, разрешающий прием адреса на счетчик 89 команд.После. приема старшего байта ко" манд на счетчик 89 команд блок 6 асинхронного обмена формирует сигнал ф 22 "Принят адрес", по которому АЛБ 1 переходит к выполнению микрокоманд выдачи в магистраль содержимого счетчика команд.По этой микрокоманде дешифратор 7 30 микрокоманд вырабатывает управляющую группу сигналов 38, устанавливающих в "1" триггер 107 в блоке 4 управления, формируя сигнал "Чтение", и триггер 40 в блоке 35 управления вы- д боркой (фиг. 2). АЛБ 1 формирует сигнал 23 "Выдан адрес", по.которому в формирователе адреса на элементе И 9 Ь формируется сигнал 29 "Признак младшего байта",разрешающий прием 40 адреса на регистр 90 адреса. После приема. младшего байта адреса блок 6 асинхронного обмена формирует сигналы "Выдан адрес задержанный" 27 и" "Принят адрес" 22. По сигналам ".При знак младшего байта" 29, "Выдан адрес" 23 и "Выдан адрес задержанный" 27 в блоке 5 управления возбуждается элемент И 115, устанавливая в "1" триггер 108. 0В момент выработки в блоке БМУ 2 признака 37 "Конец команды" в блоке 35 управления выборкой возбуждается элемент И 41, который по цепи: элементы ИЛИ 43, НЕ, 46 задержки, И 42 55 устанавливает триггер 39 в " 1", формируя сигнал 36, в результате чего в блоке 5 управления срабатывает элемент И 116, сигнал с которого поцепи: элементы ИЛИ 117, НЕ 120 122задержки, И 112 устанавливает триггер 106 в "1", формируя сигнал 24"Выборка". В блоке 6 асинхронногоприема-передачи через 400 нс относительно сигнала "Выборка" формируется сигнал 25 "Выданы данные", по которому считанная из памяти командапринимается на регистр 74 командВМУ 2,В качестве примера рассмотрим выполнение команды "Чтение" из блокнотной памяти или из внешних регистров,Команда "Чтение" из блокнотной памяти или из внешних регистров двухбайтовая.В первом байте хранится команда,во втором - адрес ячейки блокнотнойпамяти или внешнего регистра.Выполнение команды осуществляетсяв три этапа: формирование адресаячейки операнда; считывание содержимого блокнотной памяти в регистр;формирование адреса следующей командыКоманда состоит из пяти микрокоманд,по которым выполняются следующие дей"ствия: содержимое счетчика командувеличивается на "1" и выдается навторойинформационный выход 10 АЛБ 1;содержимое следующей за командойячейки принимается,по информационнымвходам"выходам 8 в АЛБна накопительный регистр, затем, передается навторой информационный выход 10 АЛБ 1;формируется признак обращения к блокнотной памяти, и содержимое ячейкиблокнотной памяти принимается по второму информационному входу-выходу нанакопительный регистр АЛБ 1; выполняется запись содержимого накопителярегистра АЛБ 1 в регистр общего назначения, содержимое счетчика командувеличивается на "1" и передается навторой информационный выход 10 АЛБ 1.В результате выполнения первоймикрокоманды содержимое счетчика команд в АЛБ 1 увеличивается на "1"и передается на второй информационный выход 10 АЛБ 1: с сигналом квитирования 23 "Выдан адрес". В форми-.рователе 4 адреса срабатывает элемент И 96, обеспечивающий прием младшего байта адреса на регистр 90 адреса, после чего блок 6 асинхронногообмена формирует сигналы "Выдан аддается в адресную магистраль, формируя адрес следующей команды и единичное значение конца команды.При этом устанавливается в и 1 и триггер 106 и формируется сигнал 32 иБыборкаи. По сигналу иВыооркаи формируется сигнал иПриняты данные", по принимается на регистр команд.Таким образом, в отличие от прототипа сигнал "Выборка" формируется по,сигналу 36, поступающему из блока 35 управления выборкой с триггера 39, в момент прихода микрокоманды, содержащей признак обращения к памяти. В прототипе для формирования сигнала "Выборка" используется задержанный сигнал "Принят адрес", сформированный в предыдущей микрокоманде,Прн этом величина задержки выбирается такой, чтобы сигнал "Выборка" сформировался после выдачи с БМУ 2 микрокоманды, содержащей признак обращенияк памяти. Вследствие разброса параметров, применяемых АЛБ 1 и БИУ 2,величина задержки является непостоянной, что приводит к необходимостирегулировки величины задержки при на"стройке процессора и к снижению надежности его работы,Таким образом, введение дополнительного блока управления выборкойпри выполнении операций над последовательным массивом данных в 8-разрядной структуре процессора позволяетповысить надежность изделия, исключив элемент регулировки, а такжебыстродействие и технологичностьмикропроцессора. Повышение быстродействия достигается за счет исключенияпостоянной линии задержки и заменыее электронной схемой, которая позволяет выборку следующей команды выполнить сразу после окончания обмена помагистрали данных. Устранение элемента регулировки позволяет сократитьвремя наладки изделия на 153. По четвертой микрокоманде происходит перепись информации из нако 7 1161950 8рес задержанный" 27 и "Принят адрес"22 по цепи элементы И 130, 135 и136 и магистральный переключающийэлемент 141, по которым в блоке 5управления срабатывает элемент 115,устанавливая в " 1 и триггер 108. АЛБ 1переходит к выполнению следующей микрокоманды.По второй микрокоманде дешифратор7 микрокоманд вырабатывает сигнал в 16группе управляющих входов 34, по которому в блоке 35 управления выборкой по цепи: элементы ИЛИ 43, НЕ 45,И 42 и 46 задержки триггер 39 устаиинавливается в 1 15 .которому считанная из памяти командаПри этом в блоке 5 управлениявозбуждается элемент И 116 и по цепи: элементы ИЛИ 117, НЕ 120, И 112и 122 задержки устанавливает триг.гер 106 в и 1", в результате чего 1 Оформируются сигнал 32 "Выборка" длясчитывания операнда и сигнал 24 дляформирования в блоке асинхронногообмена по цепи: элементы 137 задержки, И 128, 134 задержки, НЕ 138, 25И 129, триггер 126, магистральныйпереключающий элемент 139 сигнала 25иВыданы данные".АЛБ 1 принимает операнд по информационным входам-выходам 8, Формируя зосигнал 20 "Приняты данные" и передает его на второй информационный выход АЛБ 1 с сигналом квитирования 23"Выдан адрес".Сформированные сигнал 30 "Приняты35данные" устанавливает в иОи триггеры39, 106 и 108.По третьей микрокоманде дешифратор 7 микрокоманд вырабатывает сигнал 8 в третьем разряде управляющей 4группы выходов 33, по которому устанавливается в и 1 и триггер 94, форми-.рующий признак обращения к блокнотной памяти. Далее аналогичным образом формируется сигнал 32 Выборка . 45По этому сигналу с формирователя4 адреса срабатывает элемент И 98,вырабатывая сигнал 31 "Признак блокнота",. и информация из блокнотнойпамяти записывается в накопительныйрегистр АЛБ 1,с