Устройство для сложения и вычитания чисел с плавающей точкой

,801481 А 4 б 06 Г 7/50 3,. ; ","с ОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ЖЕНИЯ АВА 1 Сгычисли- испольх быст- ретения)гг ГОСУДАРСТЙЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(54) УСТРОЙСТВО ДЛЯ СЛОИ ВЫЧИТАНИЯ ЧИСЕЛ С ПЛШЕЙ ТОЧКОЙ(57) Изобретение относится к втельной технике и может бытьзовано в арифметических устройствродействующих ЭВМ. Целью изоб является повышение быстродействия. Это достигается тем, что в устройстве для сложения и вычитания чисел с плавающей точкой, содержащем блок 1 выравнивания, сумматор-вычитатель 2, блок 3 формирования кода нормализации, блок 4 элементов ИСКЛЮЧАЮШЕЕ ИЛИ, первый мультиплексор 5, сдвигатель 6, первый и второй элементы ИСКЛЮЧАЮШЕЕ ИЛИ 7, 8, содержит дополнител ьно группу выч итателей 9 константы, вычитатель 10 константы, первый и второй сумматоры 11, 12 константы, элемент И 13, первый и второй коммутаторы 14, 15, второй мультиплексор 16 с новой организацией связей. 1 ил.1481743 5 10 15 20 25 50 55 Изобретение относится к области вычислительной техники и может быть использовано в арифметических устройствах быстродействующих ЭВМ.Целью изобретения является повышение быстродействия.На чертеже представлена схема устройства для сложения и вычитания чисел с плавающей точкой.Устройство содержит блок 1 выравнивания, сумматор-вычитатель 2, блок 3 формирования кода нормализации, блок 4 элементов ИСКЛЮЧАЮШЕЕ ИЛИ, первый мультиплексор 5, сдвигатель 6, первый и второй элементы ИСКЛЮЧАЮШЕЕ ИЛИ 7 и 8, группу вычитателей 9 константы, вычитатель 10 константы, первый и второй сумматоры 11 и 12 константы, элемент И3, первый и второй коммутаторы 14 и 15, второй мультиплексор 16, входы 17 - 19 знака, модуля мантиссы и порядка первого операнда устройства соответственно, входы 20 - 22 знака, модуля мантиссы и порядка второго операнда устройства соответственно, вход 23 вида операции устройства, выходы 24 - 26 знака, модуля мантиссы и порядка результата устройства соответственно.Предлагаемый блок 1 выравнивания реализован и работает идентично известному.Сумматор-вычитатель 2 формирует результат вычитания в обратном коде.Блок 3 формирования кода нормализации и реализован в соответствии с известным изобретением.Вычитатели 9 группы производят вычитание из младших разрядов большего порядка, формируемого блоком 1, набора констант 1 - К, где К - максимальное количество цифр, на которое может быть произведена нормализация значения результата на выходе сумматора-вычитателя 2. Вычитатели 9 константы группы формируют на выходах значение результата и значение заема, в случае, если значение младших разрядов большего порядка, подаваемое на их входы, меньше значения соответствующей константы. Вычитатель 10 константы выполняет вычитание единицы из старших разрядов большего порядка.Сумматоры 11 и 12 константы выполняют прибавление единицы соответственно к младшим и старшим разрядам большего порядка.Количество младших разрядов большего порядка равно 1 орК с округлением до ближайшего большего числа.Мультиплексор 16 при нулевых значениях на управляющих входах передает на свой выход значение старших разрядов большего порядка с выхода порядка блока 1 выравнивания. При единичных значениях на выходах коммутатора 15 и элемента И 13 мультиплексор 16 передает на свой выход значения с выходов вычитателя 10 констан 4ты и сумматора 12 константы соответственно.Устройство работает следующим образом.С входов 17 и 20 устройства знаки операндов поступают на первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, на выходе которого с учетом значения вида операции (единица - вычитание, нуль - сложение), поступающего с входа 23 устройства, формируется сигнал, управляющий действием в сумматоре-вычитателе 2. Модули мантисс и порядка операндов с входов 18 и 19, 21. и 22 устройства поступают в блок 1 выравнивания, на первом и втором выходах мантисс которого формируются выравнивание в соответствии со значением разности порядков (большего порядка) модули мантисс первого и второго операндов, поступающие на информационные входы сумматора-вычитателя 2.Младшие разряды большего порядка с выхода порядка блока 1 выравнивания поступают на первый информационный вход коммутатора 14 и на входы вычитателей 9 константы группы и сумматора 11 константы, с выходов результата которых, полученные значения поступают на остальные информационные входы коммутатора 14.Сигналы с выходов заема вычитателей 9 константы группы поступают на Зо соответствующие информационные входыкоммутатора 15. Старшие разряды большего порядка с выхода порядка блока, 1 выравнивания поступают на входы вычитателя 10 константы, сумматора 12 константы и один из информационных входов мульЗ 5 типлексора 16.Значения с выходов вычитателя О константы и сумматора 12 константы поступают на два других информационных входа мультиплексора 16. В сумматоре-вычитателе 2 выполняется заданная операция, результат которой поступает на информационный вход блока 3 формирования кода нормализации, первый вход блока 4 элементов ИСКЛЮЧАЮШЕЕ ИЛИ и со сдвигом на одну цифру в сторону младших разрядов - на первый информационный вход мультиплексора 5. Блок 3 формирования кода нормализации с учетом значений знаковых разрядов сумматора-вычитателя 2, поступающих на его управляющие входы, формирует признак переполнения и унитарный код нормализации. В блоке 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ производится при единичном значении старшего знакового разряда сумматора-вычитателя 2 инвертирование результата действия над мантиссами операндов. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 в зависимости от знака первого операнда в результате действия в сумматоре-вычитателе 2 формируется510 Формула изобретения 45 50 55 5знак результата, поступающий на выход 24 устройства.В зависимости от значений на выходе переполнения блока 3 формирования кода нормализации на информационный вход сдвигателя 6 через мультиплексор 5 передается либо модуль мантиссы, подлежащий нормализации, с выхода блока 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, или сдвинутый в сторону младших разрядов для устранения переполнения модуль мантиссы с выхода сумматора-вычитателя 2. На сдвигателе 6 производится сдвиг в сторону старших разрядов (при необходимости) на значение унитарного кода, поступающего с выхода блока 3 формирования кода нормализации на вход величины сдвига сдвигателя 6, нормализованная мантисса результата с выхода которого поступает на выход 25 устройства. Через коммутатор 14 младшие разряды порядка результата поступают на выход 26 устройства. Причем при наличии сигнала на выходе переполнения блока 3 формирования кода нормализации через коммутатор 14 передается значение суммы с сумматора 11 константы, в противном случае - одно из значений с выхода соответствующих разрядов порядка блока 1 выравнивания и разности с выходов вычитателей 3 константы группы в зависимости от унитарного кода нормализации на выходе блока 3 формирования кода нормализации. Значения заема с соответствующих выходов вычитателей 9 константы группы поступают на информационные входы коммутатора 15, на выход которого выбирается, по значению унитарного кода нормализации, реальное значение заема. На выходе элемента И 13 формируется значение переноса в старшие разряды порядка в случае переполнения при сложении мантисс операндов, Указанные значения поступают на управляющие входы мультиплексора 16, через который реальйое значение старших разрядов порядка результата поступает на выход 26 устройства. Устройство для сложения и вычитания чисел с плавающей точкой, содержащее блок выравнивания, сумматор-вычитатель, блок формирования кода нормализации, блок элементов ИСКЛЮЧАЮШЕЕ ИЛИ, первый мультиплексор, сдвигатель и два элемента ИСКЛЮЧАЮШЕЕ ИЛИ, причем вход знака первого операнда устройства соединен с первыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вход знака второго операнда устройства и вход вида операции устройства соединены соответственно с вторым и третьим входами первого элемента ИСКЛЮЧАЮШЕЕ ИЛИ, выход которого соединен с управляю 15 20 25 30 35 40 щим входом суммаори.:-Вычнтателя, первый и второй информационные входы которого соединены соответственно с первым н вторым выходами мантиссы блока выравнивания, первый и второй входы мантиссы и первый и второй входы порядка которого соединены соответственно с входами модуля мантиссы первого и ьторого операндов устройства и с входами порядка первого и второго операндов устройства, выход результата сумматора-вычитателя соединен с первым входом блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и со сдвигом на одну цифру в сторону младших разрядов - с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с выходом блока элементов ИСКЛЮЧАЮШЕЕ И,11 И, выход первого мультиплексора соединен с информационным входом сдвнгателя, выход которого является выходом модуля мантиссы результата устройства, выход старшего разряда знака сумматора-вычитателя соединен с вторым входом второго элемента ИСКЛЮЧАЮШЕЕ ИЛИ, выход которого является выходом знака результата устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит группу вычитателей константы н вычитатель константы, два сумматора константы, два коммутатора, элемснт И н второй мультиплексор, причем выход рез ул ьтата сумматора-вычитателя соединен с информационным входом блока формирования кода нормализации, первый н второй управляющие входы которого соединены соответственно с выходами старшего н младшего разрядов знаков сумматора-вычнтателя, выход старшего разряда знака которого соединен с вторым входом блока элементом ИСКЛЮЧАЮЩЕЕ ИЛИ, выход младших разрядов порядка блока выравнивания соединен с входами вычнтателей константы группы и с входом первого сумматора константы, выход младших разрядов порядка блска выравнивания, выходы разности вычитателей константы группы й выход суммы первого сумматора константы соединены соответственно с информационными входами первого коммутатора, выходы заема вычитателей константы группы соединены соответственно с информационными входами второго коммутатора, выход которого и выход элемента И соединены соответственно с управляюними входами второго мультиплексора, выход которого и выход первого коммутатора являются выходом порядка результата устройства, выход старших разрядов порядка блока выравнивания соединен с входами вычитателей константы и второго сумматора константы, выходы которых и выход старших разрядов порядка блока выравнивания соединены соответственно с информационными входами второго мультиплексора, выход переноса пер1481743 Составитель В, БерезкинРедактор Л. Гратилло Техред И. Верес Корректор М. СамборскаяЗаказ 2690/49 Тираж 669 ПодписноеВНИИПИ Государственного комитета по изобретениям и Открытиям при ГКНТ СССР113035, Москва, Ж - 35, Раушская наб., д. 4/5Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101 вого сумматора константы соединен с пер. вым входом элемента И, второй вход которого соединен с управляющим входом первого мультиплексора и с выходом переполнения блока формирования кода нормализации, выходы разрядов кода нормализации блока формирования кода нормализации соединены с входами соответствующих разрядов величины сдвига сдвигателя, выходы разрядов, кроме старшего, кода нормализации блока формирования кода нормализации соединены соответственно с управляющими входами второго коммутатора, выходы разрядов кода нормализации и выход переполнения блока формирования кода нормализации соединены соответственно с управляющими входами первого коммутатора.