Сумматор избыточного кода

6 Р 7/49 САНИ строения св нтролиру зобретен У 16 ров. облас сумми в изб ления ь примен ования чи точной па Сумматор полусумм элементы ельство СССР 7/49, 1985,ьство СССР 7/49, 1975,держит 2, 3, рядныеторых элеостоитИ, элем Р ИЗБЫТО ение пре ЧНОГО КОДАдназначено дл.п н ф-ль Фие 1 СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИ ЕТ(57) Изобрет БРЕТЕНИЯ хбыстродействующих щихся микропроцессое позволяет расширить ния сумматора путем сел, представленных кетной системе счисизбыточного кода соатор 1, элементы ИЛИ И 4, 1 Э, 14, однораэы 5-56, каждый из коэлементов ИЛИта 1 запретаИзобретение относится к автоматике и вычислительной технике и можетбыть использовано в специализированных вычислительных машинах для параллельного суммирования многоразрядныхдвоичных чиселЦелью изобретения является расширение области применения а счетсуммирования пакетных кодов.На фиг,1 приведена схема предлагаемого сумматора избыточного кода(для п=8); на Фиг,2 - схема одноразрядного сумматора.Сумматор (фиг,1) содержит полусумматор 1, второй и первый элементыИЛИ 2 и 3, первый элемент И 4, с первого по шестой одноразрядные сумматоры 5 -5 ь, выход 6 суммы одноразрядного сумматора 5, выход 7 результатасумматора, входы 8 и 9 слагаемых одноразрядного сумматора 5, входы 10 и11 первого и второго операндов сумматора соответственно, выход 12 переноса одноразрядного сумматора 5, второй и третий элементы И 13 и 14 соответственно, управляющий выход 15,вход 16 переноса, второй, первый итретий управляющие входы 17-19 одноразрядного сумматора 5Одноразрядный сумматор 5 (фиг,2)содержит первый элемент ИЛИ 20, пер-.вый и второй элементы И 21 и 22, второй элемент ИЛИ 23 и элемент 24 запрета,Алгоритмы сложения значащих цифрв пакетной системе счисления имеютследующий вид:Ч (в)+Р( в+1)+Ф(в)+И я+1) = Ч(в)+Ч(в)+Ч(в+1) 1Ч(в+1)+Р(в)+Ч(в)+Ч(в)р(в+3) +Ф(в)+Ч(в) (1) где Ф (в) =+(я-.2) фф(в) и Ф (0) =Ф(1)=1,На основании алгоритма (1) каждый одноразрядный сумматор в-го разряда пакетных копов на управляющем выходе 15 формирует. первый сигнал управления, поступающий в (я)-й и (я+2)-й разряды непосредственно как функцию логического сложения первого и второго слагаемых Ав и ВяБ ., , = Ач В (2) на выходе 12 переноса Формирует второй сигнал управления, поступающий в (в+1)-й разряд и сигнал переноса поступающий в (я+3)-й разряд непосредственно как функцию логического умножения операндов и первого сигна 10 Пусть необходимо сложить числа 8и 14., пакетные изображения которыхимеют следующий вид:55 В разряда 1 2 3 4 5 6 7 8все разряда 1 1 2 2 3 4 5 7число 8 1 О 0 О 1 1 О Очисло 14 1 1 0 0 0 0 1 1 ла управления из (в+1)-го разряда"зь = Рв, = А Вя 11э (3)на выходе 6 суммы формирует сигнал5суммы разряда как переключательнуюфукци8 =(А,и В ) Ц.П.,ЧР , (4)где 11 - первый сигнал управленияиз (в)-го разряда;11 . - второй сигнал управленияиз (я)-го разряда;Рв. - сигнал переноса из (я)- го разрядаРеализация алгоритма сложения (1)осуществляется соответствующими связями между выходами 15 и 12 и входами19, 17 и 18, 16 соответственно одноразрядных сумматоров 5,Полусумматор 1, элементы ИЛИ 2 и20 3 и элементы И 4, 13 и 14 с соответствующими связями служат для реализации алгоритма (1) сложения в двухмладших разрядных пакетного кода.Сумматор работает следующим об 25 разом,Предположим, необходимо сложитьпакетные коды чисел 2 и 11, представленные следующим образом:Р разряда 1 2 3 4 5 6 7 830 вес разряда 1 1 2 2 3 4 5 7число 2 1 1 0 О О О О Очисло 11 1 1 0 0 0 1 1 ОКоды первого и второго слагаемыхподаются соответственно на входы 10и 11 сумматора, При этом единичныесигналы свыхода переноса полусумматора 1 и с выхода элемента И 4 вызывают срабатывание элемента И 13. Следовательно, через элементы ИЛИ 2 и 3 и,10 элемент ИЛИ 23 одноразрядного сумматора 5 единичные сигналы устанавливаются на выходах результата первого,второго и третьего разрядовОдновременно по цепочке элемент ИЛИ 20 -элемент 24 запрета - элемент ИЛИ 23единичные сигналы с входов 11 поступают на выходы 6 суммы одноразрядныхсумматоров 5 и 5 в, Следовательно навыходе,7 сумматора образуется код50 1110000110=13 ФСложение закончено, 1476 60После поступления слагаемых навходы 10 и 11 сумматора единичныисигнал с выхода переноса полусумматора 1 устанавливается на выходе 6суммы одноразрядного сумматора 5 че 5рез элемент ИЛИ 23, а единичный сигнал на выходе 7 второго разряда устанавливается посредством элементаИЛИ 23. Однавремечнс по цепочке элемент ИЛИ 20 - элемент 24 запретаэлемечт ИЛИ 23 единичного сигнала свходов 10 и 11 поступают на выходы6 суммы одноразрядных сумматоров 5,54 и 51, 5 соответственно, На выходе 7 результат суммирования представлен в виде 0110111=22,Допустим, необходимо выполнитьсложение 8-8 в пакетной системе счисления. При поступлении кодов слагаемых на входы 10 и 11 единичный сигнал с выхода переноса полусумматора1 устанавливается на выходе б суммыодноразрядного сумматора 5черезэлемент ИЛИ 23, а единичные сигналы 25с входов 10 и 11 поступают на выходыб суммы одноразрядных сумматоров 5и 5 по цепочке элемент ИЛИ 20 - элемент 24 запрета - элемент ИЛИ 23, Одновременно единичный сигнал с управляющего выхода 15 одноразрядного сумматора 54 разрешает прохождение сигнала переноса с выхода 12 переносаоднсразряцнсга сумматора 5 на вхац16 переноса одноразрядного сумматора355 ь и установленного через элементИЛИ 23 на выхоце 6 суммы одноразрядного сумматора 56 . На выходе 7 образуется код суммы 00101101=16,Таким образом, код суммы на выходе 40сумматора образуется после подачина его входы пакетных кодов слагаемых без задержки, т,е, суммированиеосуществляется в реальном масштабевремени, 45Формула. изобретения1, Сумматор избыточного каца,содержащий (и) одноразрядных сумма 50торов (и - разрядность кода), полусумматар, два элемента ИЛИ и триэлемента И, гричем входы первых разрядов первого и второго операндовсумматора соединены с входами соот 55ветствуюших слагаемь 1 х палусумматара,вхац втсрага разряда первого операнда сумматсра соединен с первымивходами первых элементов И и ИЛИ,вторые входы кстарь х объединены и соецинены с входам второго разряда сумматора, вхопы К-х (К=З-и) разрядов первого и втарст о операндов сумматора соединены соответственно с входами первого и второго слагаемых (К)-го одноразрядного сумматора, выход суммы которого является выходом К-гс разряда результата сумматора, выход суммы полусумматора соединен с первым входом второго элемента ИЛИ, второй выход которого соединен с выходом второго элемента И, выход третьего элемента И соединен с первым управляющим входам первого оцноразрядчаго сумматора, выход пере- наса Р-го (Р=1-и) одноразрядного сумматора соединен с первым управляющим вхацаь. (Р+1)-га одноразрядного сумматора, а т л и ч а ю щ и й с. я тем, чта, с целью расширения области применения за счет суммирования пакетных кодов, выход переноса одноразрядного сумматора соединен с первым входом второго элемента И и с входом переноса первого одноразрядного сумматора, второй управляющий вход которого соединен с выходам суммы палусумматора, выход первого элемента И соединен с вторым входом второго элемента И и с первым входом третьего элемента И, выход которого соединен с входам переноса третьего одноразрядного сумматор;. второй управляюший вход каторага соединен с вторым входом третьего элемента И и с управляющим выходом первого однаразряд; ного сумматора, выходы второго элемента ИЛИ и первого элемента ИЛИ являются соответственно выходами первого и второго разрядов результата сумматора, выход первого элемента ИЛИсоединен с вторым управляющим входом второго одноразрядного сумматора,выход переноса 11-го (И=1-п) одноразрядного сумматора соединен с входам переноса (М+3)-гс ацнаразрядногосумматора, управляющий выхац (Р+1) -го одноразрядного сумматора соединенс третьим управляющим входам Р-гаодноразрядного сумматора, управляющий выход а-го (а=2-и) соединен свторым управляющим вхопом (а+2)-гоодноразрядного суммат"ра,2. Сумматор по п, 1, с т л и ч аю щ и й с я тем, что одноразрядныйсумматор содержит два элемента ИЛИ,два элемента И и элемезапрета,Составитель А.Клюеведактор Ю,Середа Техред М.Дидык Корректор О,Кравцова каз 2157/49 Тираж 669 Поддисн КНТ ССС НИИПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб., д. 4/5 зводственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 1 5 1 причем вход первого слагаемого одноразрядного сумматора соединен с, первыми входами первых элементов И и ИЛИ, вторые входы которых объединены и соединены с входом второго слагаемого одноразрядного сумматора, вход переноса и с первого по третий управляющие входы которого соединены соотвеТственно с первым входом второго элемента ИЛИ, с первым и вторым входами второго элемента И и с 476460 6третьим входом первого элемента И,выход которого, выходы первого и второго элементов ИЛИ являются соответственно выходом переноса, управляю 5щим выходом и выходом суммы одноразрядного сумматора, выходы первогоэлемента ИЛИ и второго элемента И со.единены соответственно с информаци онными управляющими входами элементазапрета, выход которого соединен свторым входом второго элемента ИЛИ,