Запоминающее устройство

(59 4 ИТЕТРЦТИЯМ ОСУДАРСТНЕННЫИО ИЗОБРЕТЕНИЯМРИ ГКНТ СССР ИСАНИЕ ИЗОБРЕТЕНИ РОИСТВ чисосится к выможет быть исоении оперативройств на КМДП 1 15лектротехничесУльянова (Леия быстойства ю повыше щего уст го работы п путемпереходнего1 ЛИ-НЕ лементов кончания оиствеЕ 17, И ных процессов в устр введены элементы И-Н 18, инвертор 19, тра п-типа сто 8 ТОРСНОМУ СВИДЕТЕЛЬСТВУ(71) Ленинградский экий институт им. В.Инина)(56) Авторское свидетельство СССРМ 1336112, кл. С 11 С 11/34, 1986.Зоцгиа 1 ой Яо 11 с 1-БаСе С 1 гсц 1 з,1 ЕЕЕ, 7. 17, 9 5, р. 806, ГЦ. 4.(54) ЗАПОМИНАЮЦЕЕ У (57) Изобретение от лительной технике и пользовано при пост ных запоминающих ус транзисторах. С цел родействия запомина за счет организации реальным задержкам индикации моментов1474738 6 и 7 и транзисторы р-типа 12-15.Причем выход элемента 17 соединен сзатворами транзисторов 6, 7 и входа-.ми элемента 18, а его входы " с входами элемента 18, другие входы которого соединены с информационными выИзобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств на КМДП-транзисто рах. 5Целью изобретения является повышение быстродействия запоминающего устройства за счет организации его работы по реальным задержкам элементов путем индикации моментов окончания О переходных процессов в устройстве,На чертеже приведена схема запоминающего устройства.Устройство содержит элементы 1 памяти, ключевые элементы, выполнен ные на МДП-транзисторах п-типа 2 и 3, . блок записи, состоящий из четырех МДП-транзисторов и-типа 4-7, блок задания режимов работы, состоящий из восьми МДП-транзисторов р-типа 8-15 20 и двух резисторов 16, элементы И-НЕ 17, И-ИЛИ-НЕ 18, инвертор 19. На чер теже показаны также адресные входы20, нулевой и единичный информационные выходы 21 и 22 и входы 23 и 24,2 Ьвходы управления записью 25 и чтением26 и выход 27 готовности устройства,шина 28 питания и шина 29 нулевогопотенциала устройства,Запоминающее устройство работаетследующим образом.В режиме хранения на адресные входы 20 всех элементов 1 памяти подаются низкие потенциалы, закрывающиетранзисторы 2 и 3, на входы управления записью 25 и чтением 26 и нулевой 23 и единичный 24 информационныевходы также подаются низкие потенциалы. В результате закрыты транзисторы4, 5 и 8, 9 и открыты транзисторы 4010, 11, 14 и 15 и 12 и 13, что приводит к появлению высоких потенциалов на нулевом 21 и единичном 22 выходами 21, 22 и входами 23, 24 уст -ройства, с управляющими 25, 26 входами устройства и с его управляющимвыходом 27, который соединен с выходом инвертора 19, вход которого соединен с выходом элемента 18.ил. 2 ходах устройства. Последние вызываютнизкий потенциал на выходе элемента17, высокий потенциал на выходе элемента 18 и, наконец, низкий потенциал на выходе инвертора 19, т.е. на управляющем выходе 27,В режиме чтения информации из элемента 1 на адресный вход 20 подается высокий потенциал, открывающий транзисторы 2 и 3, и низкий потенциал с нулевого или единичного входа-выхода этого элемента 1 поступает на выход 21 или 22. Одновременно подается высокий потенциал на вход 26 управления чтением, закрывающий транзисторы О и 11, Если низкий потенциал установится на выходе 21, то будет открыт транзистор 9 и на выходе 22 будет высокий потенциал, закрывающий транзистор 8. Если же низкий потенциал установится на выходе 22, то будет открыт транзистор 8 и на выходе 21 будет высокий потенциал, закрывающий транзистор 9. В обоих случаях на вььходе элемента 17 появится высокий потенциал, на выходе элемента 18 - низкий потенциал, а на выходеинвертора 19, т.е. на управляющем выходе готовности 27 устройства, высокий потенциал, что является признаком завершения переходных процессов в этом режиме. В режиме записи информации в элемент 1 памяти на вход 20, как и впредыдущем случае, подается высокийпотенциал, открывающий транзисторы2 и 3, и низкий потенциал с нулевогоили единичного входа-выхода этогоэлемента 1 памяти поступает на выход21 или 22. Одновременно подается высокий потенциал на вход 25 управления записью устройства, закрывающий транзисторы 14 и 15, Далее, как и врежиме чтения, один из пары транзисторов 8 и 9 открывается, а другойостается закрытым и на выходе элемента 17 появляется высокий потенциал,открывающий транзисторы 6 и 7. Крометого, на информационные входы 23 и24 подается информация, записываемаяв элемент 1 памяти, т.е. на одном иээтих входов устанавливается высокийпотенциал. Если этот потенциал уста-:навливается на входе 23, то открывается транзистор 6 и закрывается транзистор 12,в результате чего на выходе 21 появляется низкий потенциал.Если же высокий потенциал устанавливается на входе 24, то открываетсятранзистор 7 и закрывается транзистор 13, в результате чего низкий потенциал появляется на выходе 22. 20Если информация, установленная наинформационных входах 23 и 24 совпадает с ранее записанной в элементе 1,то изменения состояния последнегоне происходит и после того, как на 25выходе элемента 17 появится высокийпотенциал, на выходе элемента 18 появится низкий потенциал, а на выходеинвертора 19, т.е, на управляющемвыходе 27 устройства, - высокий потенциал, что, как и в режиме чтения,является признаком завершения переходных процессов.Если же информация, установленнаяна информационных входах 23 и 24 про 35тивоположна ранее записанной в элемент 1, то происходит переключениепоследнего. При этом несмотря на высокий потенциал на выходе элемента17 переключение элемента 18 не произойдет до тех пор, пока в элементе1 не установится требуемое состояние.В этом случае сначала на обоих выходах 21 и 22 появятся низкие потенциалы, затем в результате записи информации в элемент 1 на одном из выходов21 или 22 восстановится высокий по-.тенциал. Только после этого на выходеэлемента 18 появится низкий потенциал, а на выходе инвертора 19, т.е.50на управляющем выходе 27 устройства,высокий потенциал, что является признаком завершения переходных процессов в режиме записи,Для того, чтобы вернуть устройство в режим хранения, необходимо уста 55повить низкие потенциалы на адресномвходе 20 и управляющих входах 25 и26, а также на информационных входах 23 и 24. 1 ри этом закрываются транзисторы 2-5 и открываются транзисто-, ры 10, 11 и 14, 15, в результате чего на обоих выходах 21 и 22 восстанавливаются высокие потенциалы, на выходе элемента 17 - низкий потенциал, затем на выходе элемента 18 - высокий потенциал и, наконец, на выходе инвертора 19, т.е. на управляющем выходе 27 устройства, - низкий потенциал, что является признаком завершения переходных процессов в режиме хранения.В случае задержки закрывания транзисторов 2 и 3, например иэ-за запаздывания установки низкого потенциала на адресном входе 20, искажения информации в элементе 1 памяти не происходит, так как выходы 21 и 22 подключены открытыми транзисторами 10, 11 и 14, 15 к шине питания через резисторы 16, что позволяет сохранить низкий потенциал на соответствующем выходе 21 или 22 до тех пор, пока не закроются транзисторы 2 и 3.Признаком завершения переходных процессов в устройстве при смене режимов является изменение потенциала на управляющем выходе 27 готовности. Этот сигнал появляется по окончанииреальных переходных процессов при любых величинах задержек транзисторов устройства. Таким образом, в устройстве индицируются моменты окончания переходных процессов, что позволяет организовать его работу по реальным задержкам, а следовательно, повысить его быстродействие.Из приведенного описания работы запоминающего устройства видно, что ,в любом из режимов устойчивое состояние характеризуется тем,что в каждой из цепей устройства между его шиной питания и шиной нулевого потенциала включен хотя бы один закрытый МДП-транзистор р- или п-типа, что обеспечивает в предлагаемом устройстве столь же низкое потребление энергии, что и в известном.Формула изобретенияЗапоминающее устройство, содержащее элементы памяти и соответствующие им пары ключевых элементов, каждый из которых выполнен на транзисторе п-типа, причем истоки первого1474738 Составитель А, ДерюгинТехред Л.Сердюкова Корректор М, Пожо Редактор Л, Гратилло Заказ 1901/51 Тираж 558 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГК 111 СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г,Ужгород, уд. 1 агарипа, 101 и второго транзисторов и-типа соединены соответственно с нулевым и единичным входами-выходами элемента памяти, затворы являются соответствующим адресным входом устройства, астоки - нулевым и единичным инфор 1мационными выходами устройства, блокзаписи, состоящий из первого и второго транзисторов п-типа, затворы которых являются нулевым и единичным информационными входами устройства, астоки соединены со стоками соответствующих транзисторов и-типа ключевыхэлементов, блок задания режимов рабаты, состоящий из четырех транзисторовр-типа, причем затворы третьего ичетвертого транзисторов р-типа являются входом управления чтением устройства, затворы первого и второго транзисторов р-типа соединены соответственно со стоками второго и четвертого и первого и третьего транзисторовр-типа и со стоками первого и второготранзисторов п-типа ключевых элементов, о т л.и ч а ю щ е е с я тем,что, с целью повышения быстродействияустройства, в него введены элементИ-ИЛИ-НЕ, инвертор и элемент И-НЕ, вблок записи введены третий и четвертый транзисторы и"типа, стоки которыхсоединены соответственно с истокамипервого.и второго транзисторов и-типа, истоки - с шиной нулевого потенциала, а затворы - с выходом элемента И-НЕ и с первыми входами каждой группы И элемента И-ИЛИ-НЕ, выход которого соединен с входом инвертора, выходкоторого соединен с вторым входом .впервой группы И элемента И-ИЛ 1-НЕ иявляется выходом готовности устройства, в блок задания режимов работывведены первый и второй резисторы ипятый, шестой, седьмой и восьмойтранзисторы р-типа, стоки которыхсоединены с истоками первого, второго, третьего и четвертого транзисторов р-типа соответственно, затворчетвертого транзистора р-типа соединен с вторым входом второй группы Иэлемента И-ИЛИ-НЕ, затворы седьмогои восьмого транзисторов р-типа соединены с вторыми входами третьей ичетвертой групп И элемента И-ИЛИ-НЕи являются входом управления записьюустройства, истоки пятого и шестоготранзисторов р-типа соединены с шинойпитания устройства и через первый ивторой резисторы - с истоками седьмого и восьмого транзисторов р-типа,затворы пятого и шестого транзисторовр-типа соединены с третьими входамитретьей и четвертой групп И элементаИ-ИЛИ-НЕ и с затворами первого и второго транзисторов и-типа блока записи, стоки которых соединены с четвер-тыми входами четвертой и третьейгрупп И элемента И-ИЛИ-НЕ соответственно, и с входами элемента И-НЕ,