Устройство управления скоростью дискового носителя информации

СОЮЗ СО 8 ЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 801455361 51) 4 С 11 В 19/24 ОПИСАНИЕ ИЗОБРЕТЕНИЯК А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ П(НТ СССР(56) Патент США Нф 4514771,кл. С 11 В 19/24, 1985.Авторское свидетельство СССР9 1195387, кл. С 11 В 19/24, 1985.(54) УСТРОЙСТВО УПРАВЛЕНИЯ СКОРОСТЬЮДИСКОВОГО НОСИТЕЛЯ ИНФОРМАЦИИ(57) Изобретение относится к техникехранения информации на подвижном носителе и может быть использовано воптических и магнитных дисковых запоминающих устройствах. Изобретение позволяет при сохранении высоких характеристик стабильности скоростиобеспечить режим псевдопостоянной линейной скорости носителя. Грубая ста"билизация скорости осуществляетсяпутем сравнения частот сигналов вчастотном дискриминаторе 10 и воздей"ствия разностным сигналом на электродвигатель 1 через первый вход усилителя 12 мощности. Канал грубой стабилизации скорости предназначен дляподдержания скорости в диапазоне работоспособности канала точной стаби"лизации, который состоит из первогои второго импульсных датчиков 2, 3скорости вращения, блока 4 функциональных преобразователей, регистра 51455361 памяти, регистра б памяти, цифровогогенератора 7 пилообразного сигнала,арифметико-логического блока 8 и цифрового пропорционально-интегральногорегулятора 9. Канал точной стабилизаИзобретение относится к техникехранения информации на подвижном носителе и может быть использовано воптических и магнитных дисковых ЗУ.Цель изобретения - расширениефункциональных возможностей устройства за счет обеспечения возможностифункционирования в режиме псевдопостоянной линейной скорости вращенияносителя,На чертеже изображена структурнаясхема устройства управления скоростьюдискового носителя информации,Устройство содержит электродвигатель 1 постоянного тока, второй импульсный датчик 2 скорости вращения,, первый импульсный датчик 3 скоростивращения, блок 4 функциональных пре,образователей, регистр 5 памяти,блок б памяти, цифровой генератор 7пилообразного сигнала, арифметикологический блок 8, .цифровой пропорционально-интегральный регулятор 9,часчЬтный дискриминатор 10, цифроаналоговый преобразователь 11, усили,тель 12 мощности.Арифметико-логический блок 8 содержит одноразрядную схему 13 сравнения, первый сумматор 14, блок 15 инверторов, блок 16 управляемых инверторов, цифровой коммутатор 17, второй сумматор 18,Дисковый носитель информации и кодовый диск датчиков скорости (не показаны) закреплены на валу электродвигателя 1, Выход второго датчика2 скорости соединен с первым входомчастотного дискриминатора 10, вторымуправляющим входом блока б памяти иуправляющим входом регистра 5 памяти.Выход первого датчика 3 скорости соединен с первым управляющим входомблока б памяти. Вход блока 4 функциональных преобразователей соединен свнешней шиной адреса информационной ции воздействует на электродвигатель 1 через второй вход усилителя 12 мощности. Выходной сигнал усилителя 12 мощности определяется суммой сигналов на его входах. 1 з.п. ф-лы, 1 ил. дорожки, первый выход подключен квторому входу частотного дискриминатора 10, второй .выход- к входу управляемого цифрового генератора 7 пи лообразного сигнала и к третьему вхо"ду арифметико-логического блока 8.Выход регистра 5 памяти соединен свторым входом арифметико-логическогоблока. Выход блвка б памяти соединен 10 с первым входом арифметико-логического блока 8, Выход управляемого цифрового генератора 7 пилообразногосигнала соединен с информационнымивходами регистра 5 памяти и блока 6памяти. Выход арифметико-логическогоблока 8 через цифровой пропорционально-интегральный регулятор 9 и цифроаналоговый преобразователь 11 подключен к первому входу усилителя 12 мощности, второй вход которого соединенс выходом частотного детектора 10 ивыход которого подключен к входуэлектродвигателя 1,.В арифметико-логическом блоке 8старший разряд первого входа поданна первый вход схемы 13 сравнения, амладшие разряды - на вход блока 15инверторов, старший разряд второго 30входа подключен к второму входу схемы 13 сравнения, а младшие - на первый вход первого сумматорй 14. Третий вход соединен с информационнымвходом блока 16 управляемых инверторов. Выход схемы 13 сравнения подклю чен к управляющему входу цифровогокоммутатора 17, выход которого является выходом блока 8, Информационный выход первого сумматора 14 подключен к первому информационному вхо ду цифрового коммутатора 17 и к первому входу второго сумматора 18. Выход переполнения первого сумматора14 подключен к управляющему входублока 16 управляемых инверторов, Выход блока 15 инверторов соединен свторым входом первого сумматора 14. Выход блока 16 управляемых инверторов подключен к второму входу второго сумматора 18, выход которого подан на второй информационный вход цифрового коммутатора"17.Блок 4 функциональньк преобразователей предназначен для преобразования кодов адресов дорожек в коды, опреде ляющие скорость носителя в каждой зоне. На втором выходе блока 4 функциональных преобразователей образуется код канала точной стабилизации скорости, который задает период пересчета 15 цифрового генератора 7 и участвует в образовании выходного сигнала арифметико-логического блока 8. На первом выходе блока 4 функциональньк преобразователей образуется код канала 20 грубой стабилизации, который поступает на вход частотного детектора 1 О.Выходной код канала точной стабилизации скорости 25 45 Управляемый цифровой генератор 7пилообразного сигнала предназначендля выработки цифрового нарастающегосигнала и импульсного напряжения,где 3 = О, 1, 2, , г- номер зоны;1 пй "1 - целая часть числа, заключенного в скобки;дЦ - угловое расстояние междупервым 3 и вторым 2 дат.чиками скорости;Гр частота задающего Генератора в управляемомцифровом генераторе 7пилообразного сигнала;T - заданная линейная скорость вращения диска; 40и - количество периодов цифровой "пилы" управляемого генератора 7 пилообразного сигнала за заданное время движениякаждой метки кодовогодиска датчиков скоростиот первого датчика 3 довторого датчика 2К - диаметр самой внутренней 50дорожки на диске;К - диаметр. самой внешнейдорожки на диске (г -количество зон на диске).Блок 4 функциональных преобразова телей может быть построен на основе постоянных или перепрограммируемых (если необходима смена линейной ско-, рости диска) ЗУ, на входы которых подаются коды адресов дорожек, а с выходов снимаются выходные коды, предварительно рассчитанные и записанные в соответствующие ячейки ЗУ.Регистр 5 памяти предназначен для записи и хранения кодов, поступающих на его информационный вход с выхода цифрового генератора 7, пилообразных сигналов, Момент записи определяется сигналом на управляющем входе, т,.е. сигналом с выхода второго датчика 2 скорости. Следовательно, длительность хранения каждого очередного кода - время;между импульсами второго датчика 2 скорости.Блок 6 памяти предназначен для записи и хранения кодов, поступающих на информационный вход с выхода цифрового генератора 7 пилообразных сиг.- наловМомент записи кода определяется сигналом на первом управляющем входе, т.е. сигналом с вькода первого датчика 2 скорости. Сигнал на втором управляющем входе блока 6 памяти организует адресацию памяти (распределение входных кодов по соответствующим ячейкам блока 6 памяти) и одновременно чтение информации на выход блока 6 памяти. Минимально необходимое для работы блока 6 памяти количество его ячеек равно количеству меток кодового диска, находящихся. между первым 3 и вторым 2 датчиками скорости, Длительность хранения каждого очередного кода в ячейках блока 6 памяти - время движения каждой метки кодового диска от первого датчика 3 скорости до второго датчика 2. Таким образом, при появлении импульса от каждой метки кодового диска на вькоде первого датчика 3 скорости в соответствующую ячейку блока 6 памяти записывается текущее состояние цифрового генератора 7 пилообразного сигнала и хранится до момента появления импульса второго датчика 2 скорости от той же самой метки, после чего считывается на выход блока 6 памяти и совместно с вькодными сигналами регистра 5 памяти и блока 4 функциональных преобразователей участвует в образовании выходного сигнала арифметикологического блока 8.М 1, Кодна выходе цифрового коммутатора 17 является выходным кодом арифметико-логического блока 8. В зависимости от выходного сигнала схемы 13 сравнения на выход цифрового коммутатора 17 передается выходной сигнал первого сумматора 14 или второго сумматора 18.Частотный дискриминатор 10 пред назначен для сравнения текучей частоты сигнала на первом входе (на выходе второго датчика 2 скорости) и заданной частоты сигнала датчика в зо не, определяемой кодом на втором вхо де (на втором выходе блока 4).Устройство работает следующим образомм.Грубая стабилизация скорости осуществляется путем сравнения частот 20 сигналов в частотном дискриминаторе 1 О и воздействии разностным сигналом на электродвигатель 1 через первыйвход усилителя 12 мощности (выходной сигнал усилителя 12 мощности опреде ляется суммой сигналов на.его входах; Канал грубой стабилизаций скорости предназначен для поддержания скорости в диапазоне работоспособности каналаточной стабилизации, который работа ет следующим образом. При вращении двигателя и движении меток кодового диска с датчиков скорости 2 и 3 снимаются сигналы. При появлении импульс. ного сигнала на выходе первого датчи- З ка 3 скорости производится запись состояния цифрового генератора 7 пилообразного сигнала в ячейку блока 6 памяти, а при появлении импульсного сигнала на выходе второго датчика 2 40 скорости - запись состояния цифрового генератора (пилообразного сигнала) в регистр 5 памяти и одновременное чтение из ячейки памяти блока 6 состоя.ния цифрового генератора 7 пилообраз б ного сигнала, соответствующего прохождению данной метки кодового диска через датчик 3. Выходные сигналы регистра 5 памяти, блока 6 памяти и блока 4 функциональных преобразова- б 0 телей 4 обрабатываются в арифметикологическом блоке 8 Уменьшению скорости электродвигателя 1 относительно заданной соответствует положительный код на выходе арифметико-логического блока 8, который далее через цифровой регулятор 9, цифроаналоговый преобразователь 11 и усилитель 12 мощности вызывает увеличение скорости электродвигателя 1 и компенсацию возникшегоотклонения скорости. Аналогично увеличению скорости электродвигателя 1относительно заданной соответствуетотрицательный код на выходе арифметико-логического блока 8, который вызывает уменьшение скорости электродвигателя 1. Изменение адреса дорожкина входе блока функциональных преобразователей, происходящее при движении позиционера по радиусу диска,вызывает соответствующее изменениевыходных кодов блока 4, функциональных нреобразователей периода "пилы"цифрового генератора 7 пилообразногосигнала и далее скорости электродвигателя 1,Формула изобретения1. Устройство управления скоростью дискового носителя информации, содер-. жащее последовательно соединенные между собой усилитель мощности и, электродвигатель постоянного тока с установленными на его валу дисковым носителем информации и кодовым диском первого и второго импульсных датчиков скорости вращения, а также первый и второй импульсные датчики скорости вращения, блок памяти, регистр памяти, цифровой генератор пилообразного сигнала, цифровой пропорционально-интегральный регулятор, частотный дискриминатор и цифроаналоговый преобразователь, причем выход первого датчика скорости соединен с первым управляющим входом блока памяти, выход второго датчика скорости соединен с вторым управляющим входом блока памяти, первым входом частотного дискриминатора и управляющим входом регистра памяти, выход цифрового генератора пилообразного сигнала. соединен с информационными входами блока памяти и регистра памяти, выход цифрового пропорционально-интегрального регулятора соединен через цифроаналоговый преобразователь с первым входом усилителя мощности, выход частотного детектора подключен к второму входу усилителя мощности, о т л и ч а ю - щ е е с я тем, что, с целью расширения функциональных возмом 1 остей устройства за счет обеспечения возможности функционирования в режиме псевдопостоянной линейной скорости вращения носителя, в него введены1455361 ель С. ПодорскииХоданич Корре Соста едактор Е. Копча Техреерни Подписное Заказ 7456/55 аж 55 К 1 ПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035 Москва, Ж, Раушская наб., д. 4/5оизводственно-полиграфическое п тие, г. Ужгород, ул. Проектная блок функциональных преобразователей Ц арифметико-логический блок, а цифровой генератор пилообразного сигна 1 а выполнен управляемым, причем вход блока функциональных преобразователей Соединен с шиной адреса информационой дорожки, первый выход соединен с торым входом частотного дискриминара, а второй выход соединен с вшоом цифрового генератора пилообразноо сигнала и третьим входом арифметио-логического блока, первый вход оторого соединен с выходом регистра амяти, а второй вход соединен с вы одом блока памяти, выход арифметикоогического блока соединен с входомрового пропорционально-интегралього регулятора.2. Устройство по п. 1, о т л и -а ю щ е е с я тем, что арифметио-логический блок состоит из одноазрядной схемы сравнения, первого умматора, блока инверторов, блокаравляемых инверторов, цифрового оммутатора и второго сумматора, прием старший разряд первого входа рифметико"логического блока подключен к первому входу схемы сравнения, младшие разряды - к входу блока инверторов, старший разряд второго вхо- Бда арифметика-логического блока подключен к второму входу схемы сравнения, младшие разряды - к первому входу первого сумматора, третий вход арифметико-логического блока подклю О чен к информационному входу блока управляемых инверторов, выход схемы сравнения соединен с управляющим входом цифрового коммутатора, информационный выход первого сумматора соеди- .15 нен с первым информационным входомцифрового коммутатора и первым входом второго сумматора, выход переполнения первого сумматора подключен к управляющему входу блока управляемых ин верторов, выход блока инверторов соединен с вторым входом первого сумматора, выход блока управляемых инверторов подключен к второму входу второго сумматора, выход второго сумматора соединен с вторым информационным входом цифрового коммутатора, выход которого является выходом всего арифметико-логического блока.