Устройство для передачи и приема амплитудно фазоманипулированных сигналов

Изобретение относится к технике электросвязи и может использоваться цри передаче сигналов в цифровых Каналах связи.Цель изобретения - повышение достоверности приема путем устранения нобратной работы" при приеме многоуровневых сигналов.На чертеже представлена структурая электрическая схема предложенного стройства. Устройство для передачи и приемаазоманипулированных сигналов содер 5т на передающей стороне первый 1второй 2 сумматоры по модулю два,ервый дешифратор 3, элемент 4 запрета, триггер 5, второй дешифратор 6, распределитель 7, третий 8 и четвер тый 9 сумматоры по модулю два, первый 10 и второй 11 элементы задержки, первый 12 и второй 13 вычитающие блоки, масштабирующий усилитель 14, сумматор 15, на приемной стороне;решающий блок 16, первый 17 и второй 18 сумматоры но модулю два, дешифратор 19, элемент 20 запрета, триггер 21, объединитель 22 четных и нечет. ных импульсов. 30Устройство работает слещйощим образом.На вход распределителя 7 на пере-дающей стороне поступает сигнал ввиде двоичного кода, который распределяет уровни принимаемого сигнала на четные и нечетные. Если входные уровни четные 0(а= а= 0) или2(а, а = 1), то на выходе первого дешифратора 3 формируется "О". Тогда с выхода элемента 4 запрета на вход третьего 8 и четвертого 9 сумматоров по модулю два подается "0" и значения а, и а поступают через сумматор 15 на выход устройст-ва без изменения.Если входной уровень 3 (а= 1 а = 0) то при предыдущем выходномФуровне 1 (а= О, а= 1) в триггере .5 будет записана "1", которая по сигналу "1" на выходе первого дешиф 50 ратора 3 попадает на вход третьего 8 и четвертого 9 сумматоров по моду лю два. На выходе устройства будет получен сигнал уровня 1. Если предыдущий выходной уровень равен 3 (а", = 1, а " = 0 в триггере 5 будет записан "0, который через первый дешифратор 3 попадает на вход третьего 8 и четвертого 9 сумматоров по модулю два и на выходе устройства будет получен сигнал уровня 3.Если входной уровень 1 (а, = О, а= 1), то нри предыдущем входном уровне 1 (а, = О, а= 1) в триггере 5 будет записана "1", которая по сигналу "1" на выходе первого дешифратора 3 попадает на вход третьего 8 и четвертого 9 сумматоров по модулю два. На выходе устройства будет получен сигнал уровня 3. Если предыдущий выходной уровень равен 3 (а",1, а " = О) в триггере 5 будет записан "0", который через элемент 4 запрета поступает в третий 8 и четвертый 9 сумматоры по модулю два и на их выходе будет получен сигнал уровняНа первом дешифраторе 3, который определяет кодовые комбинации, соответствующие нечетным уровням 4-х уровневого двоичного сигнала, т.е. обнаруживаются комбинации 1-го уровня :0 - 1 соответственно с выходов распределителя 7 и 3-го уровня комбинация 1 - О. Если входные сигналы первого дешнфратора 3 различны, на . его выходе появляется сигнал, открывающий элемент 4 запрета, через который подается на входы третьего 8 и четвертого 9 .сумматоров по модулю два символ "0" нли "1" от триггера 5. С выходов третьего 8 и четвертого 9 сумматоров по модулю два символы поступают на второй дешифратор 6.С выхода второго дешифратора 6 символ запоминается в триггере 5, который управляется символом с выхода третьего сумматора 8 по модулю два. Триггер предназначен для хранения признака последнего нечетного уровня с выходов третьего 8 .и четвертого 9 сумматоров по модулю два;- Если в триггере 5 хранится "0", то в случае появления очередного нечетного уровня на выходах распределителя 7 этот "0" попадает на вторые входы третьего 8 и четвертого 9 сумматоров. При этом в них осуществляется передача без инверсии. Если в триггере 5 хранится "1", то в третьем 8 и четвертом 9 сумматорах по модулю два происходит инверсия уровней.Получившийся уровень на выходак третьего 8 и четвертого 9 сумматоров по модулю два определяет следующее состояние триггера 5 и с их выходов10 14501 коды поступают в первый 1 и второй 2 сумматоры по модулю два. Каждый разряд дебита обрабатывается по алго- ритму Т,е. в первом 1 и втором 2 сумматорах по модулю два выполняется операция суммирования по модулю два входной последовательности и задер 1жанной на четыре тактовых интервала 15 в первом элементе 10 задержки. В первом элементе 10 задержки осуществляется задержка при помощи сдвигово" го регистра, содержащего четыре триггера. В первом вычитающем блоке 12 З выполняется операция вычитания задержанной последовательности, поступающей с первого элемента 10 задержки, и последовательности, поступающей с выхода первого сумматора 1 по модулю два.По аналогичному алгоритму (1) обрабатывается последовательность посредством второго элемента 11 задержки и второго вычитающего бло- ЗО ка 13, В масштабирующем усилителе 14 происходит увеличение уровня в 2 раза последовательности символов, поступающих с первого вычитающего блока 12 с целью получения уровней, отличимых от уровней, поступающИх с второго вычитающего блока 13. В сумматоре 15 осуществляется сложение этих двух последовательностей. В канале связи подается семиуровневый 40 сигнал. С выхода канала связи семи" уровневый сигнал на приемной стороне поступает в решающий блок 16, который осуществляет сравнение отсчетов значений входного аналогового 4 Б сигнала с пороговым уровнем. Решающий блок 16 имеет два выхода, на которых появляются дебиты, соответствующие дебитам, действующим на выходах третьего 8 и четвертого 9 сумматоров 50 по модулю два на передающей стороне. На вторые входы первого 17 и второго 18 сумматоров по модулю два поступает символ "0" или "1" от элемента 20" запрета. Одновременно сигналы с выходов решающего блока 16 поступают на дешифратор 19, на выходе которого появляется сигнал логической "1" в случае различных символов на выходах 284решающего блока 16. В первом случае 1 данная команда на элемент 20 запрета: пропускает содержимое триггера 21 на первый 17 и второй 18 сумматоры по модулю два. Одновременно осуществляется запись в триггер 21 символа с соответствующего выхода решающего блока 16 по сигналу конечнойс выхода дешифратора 19. На выходах первого 17 и второго 18 сумматоров по модулю два появляется последний иэ дебитов, которые объединяются в объе" динителе 22 четных и нечетных импуль" сов. Объединенные четные и нечетные импулЬсы с выхода объединителя 22 подаются на выход устройства. формула изобретения Устройство для передачи и приема амплитудно-фазоманипулированных сигналов, содержащее на передающей стороне первый и второй сумматоры по модулю два, выходы которых подключены соответственно к первым входам перво го вычитающего блока, второй вход которого соединен с выходом первого элемента задержки, и второго вычитающего блока, второй вход и выход которого соединены соответственно с выходом второго элемента задержки, к входу которого подключен выход второго сумматора по модулю два, и с одним входом сумматора, к другому входу которого подключен выход масштабирующего усилителя, вход которого соединен с выходом первого вычитающе го блока, первый и второй входы которого соединены соответственно с входом первого элемента задержки и с первым входом первого сумматора по модулю два, выход второго элемента задержки подключен к первому входу второго сумматора по модулю два, и распределитель, вход которого является входом устройства, а на приемной стороне .- решающий блок, первый и второй выходы которого подключены соответственно к первым входам первого и второго сумматоров по модулю двя, о т л и ч а ю щ е в - с я тем, что, с целью повышения достоверности приема путем .устранения "обратной работы" при приеме многоуровневых сигналов, на передалщей стороне введены третий и четвертый сумматоры по модулю два, два дешифратора и последовательно соеСоставитель А. МоскевичРедактор Г. Волкова Техред М,Дидык Корректор О. Кравцова Заказ 6977/55 Тираж 660 ПодписноеЩНИИПИ Государственного комитета по изобретениям и открытиям, при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 юПроиэвоцственно-поипгр 1 Фпп.кое предприятие, г. Ужгород, ул, Нго".кгпля,5 1450 диненные триггер и элемент запрета, выход которого подключен к первым входам третьего и четвертого сумматоров по модулю два, вторые входы5 которых соединены с выходами распределителя и с входами первого дешифратора, выход которого подключен к второму входу элемента запрета, прич м выход третьего сумматора по мод лю два соединен с вторым входом п рвого сумматора по модулю два, с п рвым входом триггера и с первым в одом второго дешифратора, второй в д и выход которого соединены с тветственно с выходом четвертого с матора по модулю два, который п ключен к второму входу второго с матора по модулю два, и с вторым 28 6входом триггера, а на приемной стороне введены объединитель четных инечетных импульсов, дешифратор ипоследовательно соединенные триггери элемент запрета, выход которогоподключен к вторым входам, первогои второго сумматоров по модулю два,выходы которых соединены с входамиобъединителя четных и нечетных импульсов, выход которого являетсявыходом устройства, при этом первыйи второй выходы решающего блока под".ключены соответственно к первому ивторому входам .дешифратора, выходкоторого соединен с вторым входомэлемента запрета и с первым входомтриггера, к второму входу которогоподключен выход дешифратора.