Цифровой интегратор

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советск ииСоциалистическиеРеспубики 920721(5)М, Кл. с присоединением заявки М 6 06 Г 7/64 теаудерстеаииый комитет СССР по делам изобретеиий и открытий(54) ЦИФРОВОИ ИНТЕГРАТОР Изобре 1 ение относи 1 ся к вычислительной технике и предназначено для использования в цифровых интегрирующих структурах.Известны цифровые интеграторы, содержащие регистр и сумматор подина егральной функции, блок умножения регистр и сумматор остатка ин" теграпа выходной блок и предназначенные для использования в цифровых интегрирующих структурах с Фиксированной запятой и одноразрядными приращениями 1 и 23 .Основным недостатком этих цифровых интеграторов является отсутствие контроля за дос 1 оверностью их функционирования, что очень важно при использовании цифровых интегрирующих структур в системах управления отвественными процессами.Наиболее близким по технической сущности к предлагаемому устройству является цифровой интегра 1 ор, содержащий масштабный блок, сумматор подинтегральной функции, регистр подинтегральной Функции, блок умножени я, сумматор ос 1 ат ка интеграла, регистр остатка интеграла, блок квантования блок свертки приращенияподинтегральной функции, блок сверт"ки подинтегральной Функции, блоксвертки остатка интеграла, блоккоммутации, сумматор по модулю д 10счетчик по модулю с 1 блок сравнения,причем выход масштабного блока соединен со входом блока свертки приращения подинтегральной функции, первый выход которого соединен со входом сумматора подинтегральной Функции, первый выход которого соединенсо входом блока умножения и со входом блока свертки подинтегральнойфункции, первый выход которого соединен через регистр подинтегральнойфункции со вторым входом сумматораподинтегральной функции, выход блока умножения соединен со входомсумматора остатка интеграла первый0721 3 92 выход которого соединен со входом блока квантования и со входом блока свертки остатка интеграла, первый выход которого соединен через регистр остатка интеграла со вторым входом сумматора остатка интеграла, первый, второй, третий, четвертый, пятый, шестой и седьмой входы блока комму 1 ации подключены соот ветственно ко второму выходу блока сверт ки приращения подинтегральной Функции, второму выходу сумматора подинтегральной функции, второму выходу блока свертки подинтегральной Функции, первому выходу сумматора подинтегральной функции, второму выходу сумматора остатка интеграла, в 1 орому выходу блока сверз ки остатка интеграла, первому выходу сумматора ост атка интеграла, первый вход сумматора по модулю Д подключен к первому выходу блока коммутации,второй выход которого соединен со входом счетчика по модулю д, выход ко 1 орого соединен со входом блока сравнения, второй вход которого соединен с выходом сумматора по модулю д, вход масштабного блока является входом приращения подинтегральной Функции цифрового интегра 1 ора, в 1 орой вход блока умножения, восьмой вход блока комму 1 ации и в 1 орой вход сум" матора по модулю д соединены со вхо" дом приращения переменной интегрирования цифрового интегратора, выход блока квантования является вы" ходом приращения интеграла цифрового интегратора, выход блока сравнения является выходом контроля цифрового интегратора 3.Основным недостатком этого цифрового интегратора являешься недостаточнал эффективность контроля за достоверностью его Функционирования, повышению которой препятствуе 1 рез" ко возрастающие затраты оборудования.1 Цель изобрет ения - повышение эффективности контроля за достоверностью функционирования цифрового интегратора при приемлемых затратах оборудования.Поставленная цель достигается тем, что в устройство, содержащее блок масштабирования, вход которого соединен с входом приращения подинтегральной функции интегратора, сумматор подинтегральной функции, первый вход которого подключен к выходу регистра подинтегральной Функции, а выход - к первому входу блока умножения и первому входу коммутатора, управляющий вход которогосоединен с входом приращения переменной интегрирования ин 1 егратораи вторым входом блока умножения,выход которого соединен с первымвходом сумматора остатка ин 1 еграла,второй вход которого подключен квыходу регистра остатка интеграла,а выход соединен с входом блокаквантования, выход которого является выходом приращения интегралаинтегратора, и вторым входом коммутатора, введены два преобразова 1 еля прямого кода в дополнительный,два дополнительных сумматора, дваэлемента "ИСКЛЮЧАЮЩЕЕ ИЛИ", дватриггера и элемент И, причем, первый вход первого преобразователя кода соединен с выходом блока масштабирования и вторым входом сумматора подинтегральной функции, а выходподключен к первым входам первогои второго дополни 1 ельных суммато.ров, вторые входы которых подклю чены к первому выходу коммутатора, 36третьи - к второму выходу комму 1 атора, третий вход которого соединен с выходом регистра остатка интеграла, вход ко 1 орого подключенк выходу сумма 1 ора остатка интеграла, а цетвертые входы первого и втоЗф рого дополнительных сумматоров соединены с выходом второго преобразователя прямого кода в дополнительный, первый вход которого подключенк третьему выходу коммутатора, авторой вход соединен с вторым входом первого преобразователя кода снулевыми входами первого и второготриггеров и являешься входом концаитерации интегратора, единицные ф входы первого и второго триггеровподключены соответственно к выходампервого и второго элементов "ИСКЛЮ-ЧАЮЩЕЕ ИЛИ", первые входы которыхсоединены соответственно с выходом ф первого дополнительного сумматораи с выходом второго дополнительного сумматора, а вторые входы подключены к выходу регистра подинтегральной Функции, вход которого соединен И с выходом сумматора подинтегральнойФункции, а единичные выходы первогои второго триггеров соединены соответственно с первым и вторым входа5 0 15 20 ЭО Э 5 50 55 5 9ми элемента И, выход которого является выходом контроля интегратора.На Фиг.1 представлена структурная схема цифрового интегратора; наФиг.2 " пример реализации преобразователя прямого кода в дополнительныйВ состав цифрового интеграторавходят блок масштабирования 1, сумматор 2 подинтегральной функции,регистр 3 подинтегральной функции,блок 4 умножения, сумматор 5 остатка интеграла, регистр 6 остатка ин"теграла, блок квантования 7, коммутатор 8, первый преобразователь 9кода, второй преобразователь 10 ко"да, первый дополнительный сумматор 11, второй допОлнительный сумматор 12, первый элемент "ИСКЛЮЧАЮЩЕЕ ИЛИ" 13,второй элемент "ИСКЛЮЧАЮЩЕЕ ИЛИ" 14, первый триггер 15,второй триггер 16, элемент И 17,вход 18 приращения подинтегральнойфункции, вход 19 приращения переменной интегрирования, выход 20 прира-щения интеграла, вход 21 конца итерации, выход 22 контроля.В состав преобразователя кодафиг.2) входят триггер 23, первыйэлемент И 24, элемент ИЛИ 25, линиязадержки 26, второй элемент И 27,элемент НЕ 28, причем нулевой выход триггера 23 соединен со входомпервого элемента И 24, выход которого соединен с входом элемента ИЛИ 25и .через линию задержки 26 - с единичным входом триггера 23, единичнь 1 йвыход которого соединен со входомвторого элемента И 27 второй входкоторого соединен с выходом элемента НЕ 28, а выход - со вторым входом элемента ИЛИ 25, выход которого соединен с выходом преобразователя кода, первый вход преобразователя кода соединен со вторым входомпервого элемента И 24 и входом эле"мента НЕ 28, а второй вход преобразователя кода соединен с нулевымвходом триггера 23,Работает цифровой интеграторследующим образом.На входы 18 и 19 интегратора вкаждом шаге интегрирования подают"ся одноразрядные приращения Ьку иЬх подинтегральной функции и пере"менной интегрирования соответствен"но. В масштабном блоке 1 приращенияОкУ масштабиРУютсЯ и постУпают навход сумматора 2, на второй вход ко" 20721 б торого с регистра 3 поступает значе. ние подинтегральной функции у 1 к) вычисленное на предыдущем шаге интегрирования. В результате выполне" ния операции суммирования получается новое значение подинтегральной ФункцииУ к У 1 к- +к Увгде" шаг интегрирования.Новое значение подинтегральной Функции ук с выхода сумматора 2 по" ступает на вход регистра 3 и на вход блока умножения 4. На второй вход блока умножения 4 поступают одноразрядные приращения переменной интег"рирования вакх с шины 19. Результатумножения значения УК на приращениедх с выхода блока 4 поступает навход сумматора остатка интеграла 5,на второй вход которого поступаетиз регистра 6 значение остатка ин" теграла 50 к ) предыдущего шагаинте гри ров ани я, Полу че нное в сумматоре 5 значение неквантованного при" 25 РаЩениЯ интегРала Ьк 5 постУпает нание квантованного приращения интеграла ьВ на выход 20 интегратора, а в регистр 6 заносится новое значение остатка интеграла.Для проведения эффективного контроля за достоверностью Функционирования интегратора используется логи ческий метод контроля обратным счетом, заключающийся в вычислении об" ратным счетом на данном шаге решения значения подинтегральной функции предыдущего шага решения и сравне" ния полученного результата с исходным значением подинтегральной функции, полученным на предыдущем шаге решения и хранящимся в регистре 3подинтегральной Функции, И в случае, неверного выполнения промежуточных45 операций в интеграторе на данном шаге решения сравниваемые значения подинтегральных,функций не совпа" дут, зафиксировав тем самым ошибку в вычислениях.Выполняется этот контроль в предлагаемом цифровом интеграторе следующим образом.Запишем все выполняемые в интег" раторе арифметические операции в виде одной общейГУК ) +ЬУ 3 5 х+0 К-)".1)ФТак как приращение переменной интегрирования Ькх может принимать значений "+1", "0", "-1" (так как4 а 9 92072 контрольного значения подинтеграль" ной функции производится уже в соот" ветствии с выражением ( 4). При этомьобразо вани е дополни тел ьно го кода в преобразователях 9 и 10 производит"5 ся следующим образом, Перед началом вычислений подачей сигнала из устройства управления цифровой интегрирующей структуры на вход 21 цифрового интегратора производится установка в нулевое состояние триггеров 23 преобразователей 9 и 10, а также триггеров 15 и 16. Затем в каждой итерации на первые входы преобразователей 9 и 10 поступают соответствующие величины в модифицирован" ном дополнительном коде младшими разрядами вперед.и,так как регистр 23 находится в нулевом состоянии, то первая единица поступаю" щего кода проходит через открытый элемент И 24 и элемент ИЛИ 25 на вход преобразователя кода без изменений, и одновременно эта единица с выхода элемента И 24 поступает на линию задержки 2 б, и, задержавшись на один такт, перебросит в единичное состояние триггер 23, тогда в следующем такте открывается уже элемент И 27, а элемент И 24 закры" вается, и поступаоций код поступает на выход преобразователя кода через элемент ИЛИ 25 и элемент И 27 уже в инверсном виде, проинвертиро" вавшись на элементе НЕ 28. В резуль 55 тате на выходе преобразователей 9 и 10 в каждом шаге интегрирования образовывается дополнительный код поступающих величин, В конце каждо" го шага интегрирования сигналом конца итерации, поступаоцим из устройства управления интегрирующей структуры на вход 21 интегратора, производится установка триггеров 23 преобразователей 9 и 1 О в исходное,45 состояние, кроме того, этим же сигналом в конце каждого шага интегри" рования устанавливается в нулевое состояние триггера 15 и 1 б,фиксирующее сбой в вычислениях, произво 5 а димых интегратором в случае, если контрольные значения подинтегральной функции, вычисляемые на сумматорах 11 и 12; не совпадут с этим же значением, поступающим из регистра 3 подинтегральной функции,Подобная организация контроля позволяет обнаружить сбой в вычис" лениях интегратора или одинаковые 1 Осбои, происходящие в обоих каналахконтрольного оборудованияФормула изобретенияЦифровой интегратор, содержащий блок масштабирования, вход которого соединен с входом приращения подинтегральной функции, интегратор, сумматор подинтегральной функции, первый вход которого подключен к выходу регистра подинтегральной функции, а выход - к первому входу блока умноже-. ния и первому входу коммутатора, управляоций вход которого соединен с входом приращения переменной интегрирования интегратора и вторым вхо" дом блока умножения, выход которого соединен с первым входом сумматора остатка интеграла, второй вход,которого подключен к выходу регистра остатка интеграла, а выход соединен с входом блока квантования, выход которого является выходом приращения интеграла интегратора, и вторым входом коммутатора, о т л и ч а ющ и й ся тем, что, с целью повышения эффективности контроля за достоверностью функционирования цифрового интегратора, в него введены два преобразователя прямого кода в дополнительный; два дополнительных сумматора, два элемента нИСКЛОЧАЮЩЕЕ ИЛИ", два триггера и элемент И, причем первый вход первого преобразователя кода соединен с выходом блока масштабирования и вторым входом сумматора подинтегральной функции, а выход подключен к первым входам пер" вого и второго дополнительных сумма" торов, вторые входы которых подключены к первому выходу коммутатора, третьи - к второму выходу коммутатора, третий вход которого соединен с выходом регистра остатка интегра" ла, вход которого подключен к выходу сумматора остатка интеграла, а четвертые входы первого и второго дополнительных сумматоров соединены с выходом второго преобразователя прямого кода в дополнительный, первый вход которого подключен к третьему выходу коммутаторй, а второй вход соединен с вторым входом первого преобразователя кода, с нулевыми входами первого и второго триггеров и является входом конца итерации интегратора", единичные входы первого"Патент", г,ужгород, ул,Проект и второго триггеров подключены соответственно к выходам первого и втоторого элементов "ИСКЛЮЧАЮЩЕЕ ИЛИ",первые входы которых соединены соответственно с выходом первого дополнительного сумматора и с выходомвторого дополнительного сумматора,а вторые входы подключены к выходурегистра подинтегральной Функции,вход которого соединен с выходом сумматора подинтегральной функции, аединичные выходы первого и второготриггеров соединены соответственно с первым и вторым входами элемента И, выход которого являетсявыходом контроля интегратора.Источники информации,принятые во внимание при экспертизе1, Каляев А. В Введение в теориюцифровых интеграторов. К., "Наукова думка", 1964.2, Неслуховский К,С. Цифровыедифференциальные анализаторы, И.,