Устройство для вычисления ядер винера нелинейных объектов

(504 С 6 ГОСУД АРСПО ДЕЛ ЕНИ ПИ ЗОБР ЛЬСТВУ(21) 3 (22) 18 (46) 07 (71) Пе институ (72) М (53) 68 00 Ма з лого ВЕННЫЙ НОМИТЕТ СССРизОБРетений и ОтнРытии К АВТОРСКОМУ СВИД 32624/24-24(54) (57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЯДЕР ВИНЕРА НЕЛИНЕЙНЫХ ОБЪЕКТОВ, содержащее блок обратного дискретного преобразования Фурье, первый блок буферной памяти, блок усреднения, а также последовательно соединенные исследуемый объект, аналого-цифровой преобразователь, второй блок буферной памяти и блок прямого дискретного преобразования Фурье, выход которого соединен с информационным входом первого блока памяти, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены датчик случайных чисел, блок постоянной памяти, первый и второй мультиплексоры, цифроаналоговый преобразователь, элемент ИЛИ, сумматор по модулю М,блок регистров, второй блок памяти, третий блок буферной памяти, умножитель, блоки формирования первого, второго и третьего аргументов, первый и второй сумматоры и блок управления, причем выход датчика случайных чисел соединен с первым информа.Рционным входом первого мультиплексора и информационным входом третьего блока буферной памяти, выход которого соединен с информационным входом второго блока памяти, выход блока постоянной памяти соединен с первым входом умножителя и входом блока обратного дискретного преобразования Фурье, выход которого через последовательно соединенные первый блок буферной памяти н цифроаналоговый преобразователь соединен с входом исследуемого объекта, выход первого мультиплексора соединен с входом блока постоянной памяти, выход сумматора по по- дулю М соединен с вторым информаР ционным входом первого мультиплексо- щ ра и информационным входом. блока регистров, выход которого соединен с первым информационным входом сум- С матора по модулю М, выход первого блока памяти соединен с вторым входом умножителя, выход которого соединен с первым информационным входом блока усреднения, выход второго блока памяти соединен с вторым информационным входом сумматора по модулю М, первый выход блока управления соединен с управляющим входом первого мультиплексора, установочным входом блока усреднения и входами управления записью-считыванием первого и второго блоков памяти, первая группа выходов блока управления соединена с группой управляющих входов второго мультиплексора и группой входов элемента ИЛИ, выход которого соединен с тактовым входом блока усреднения, первые установочные входы блоков формирования второго и третьего аргументов соеди" иены соответственно с первым и вто 13 1блоком формирования и-го аргумента, причем в зависимости от состояния и-го триггера блока 25 управле.ния проверяется условие (КК К ) Е+Н" -1 (единичноеъв йсостояние) или условие (-К,(нулевое состояние). Пусть и-йтриггер блока 25 управления находится в единичном состоянии.Тогда, в случае (К К)Е+ Н "кь-уровень логического "0" с первоговыхода блока формирования и-гоаргумента через элементы И 3231, и ИЛИ 42 проходит на второйуправляющий вход распределителя 34импульсов и очередной импульс син хросерии поступит на его первыйвыход. По данному импульсу в устройстве начинает выполняться ранеерассмотренная последовательностьдействия, связанная с вычислениемоценки ядра в точке (К ,К), В случае (КК) рф Н - на выходе блока формирования п-гоаргумента появится уровень логической "1", что приведет к установке и-го триггера в нулевое состояние. При п= это означает завершение сканирования областей Н 1 Н 2Нэ изменениЯ аРгУментов ЯдеР чтоприведет к появлению на первом выходе 45 блока 25 управления уровнялогической "1" и началу очередного цикла работы устройства, При п=2,3 это приведет к занесению в счетчик блока формирования и-го аргумента кода начального значения аргумента К , равного аргументу К, если п=2, или маке(-К, К + К ), если п=3. В этом случае, когда и-й триггер находится в нулевом состоянии, в блоке формирования и-го аргумента осуществляется проверка условия (-К-К , К ) Е- Н " " к д-При этом, если данное условие выпол я няется, уровень логического О с первого выхода блока формирования и-го аргумента через элементы И,32и 31, пройдет на (и- -1)-й вход элемента ИЛИ 42. Если текущая комбинация (-К, ,,-К, К) не содержит аргументов, равных по абсолютной величине и противопо" ложных по знаку (т.е. не является запрещенной) с прямого выхода блока 43 сравнения аргументов на третий вход И 42 также поступает уровень логического 0, что приведет к аа- I40 45 50 55 Рассмотрим случай, когда (-К,,-К, К)Н " " . В этом случае на первом выходе блока формирования и-го аргумента появится уровень логической "1", который через элементы И 32 ,31и ИЛИ 42 пройдет на второй управляющий вход распределителя 34 импульсов. Это приведет к тому, что очередной импульс синхросерии поступит на второй вход регистра 33 сдвига и выполнит сдвиг влево на один разряд. Кроме того, данный импульс через третий элемент 41 задержки и элемент И 30поступит на третий вход блока формирования (и)-го аргумента, что приведет к увеличению аргумента Кна единицу. В результате этого, при и 2 будет сформирована очередная точка К 1,а при п=3 - точка (К, К+ 1), если второй тригер 27 блока 25 управления находится в единичном состоянии, или точка ("К Кф 1)196896 14никновению логического "0" на втором управляющем входе распределителя34 импульсов. В результате этого очередной импульс синхросерии, поступающий на вход распределителя 34 5импульсов, пройдет на его первый выход и через элемент И 29 поступитна и-й выход 46 блока 25 управления.По данному импульсу в устройстве наб чинает выполняться ранее рассмотренная последовательность действий,:связанная с вычислением оценки ядрав точке (-К , -К,К).Если жетекущая комбинация (-К -К,К) является запрещенной.,уровень логической "1" с прямого выхода блока43 сравнения аргументов через элемент ИЛИ 42 поступит на второй уп- .равляющий вход распределителя 34импульсов и очередной импульс синхросерии пройдет на его второй выход. Так как уРовень логического)блока 43 выбора аргументов, закроетэлемент И 44, данный импульс не пройдет на второй вход регистра 33 сдвига и операции сдвига в регистрене произойдет. С выхода третьегоэлемента 41 задержки синхроимпульс.через элемент И 30 поступит на третий вход блока формирования п-гоаргумента, что приведет к увеличениюаргумента К на единицу и формированию очередной точки (-Кн35151 если второй триггер 27 находится в нулевом состоянии.Аналогичным образом устройство функционирует до тех пор, пока не будут вычислены оценки ядер во всех точках областей Н, Н и Н изменения их аргументов. Сигналом, определяющим окончание сканирования, является появление уровня логической "1" на выходе схемы 19 сравнения блока 19 формирования первого аргумента. Это приведет к занесению в счетчик 19 блока 19. начального значения К =1 и установке первого триггера 26 блока 25 управления в нулевое состояние. При этом на первом выходе 45 блока 25 управления появится уровень логической "1", означающий окончание 1-го цикла ра 196896 16боты устройства и начало очередного(1 + 1)-го цикла. Если 1( 1.,то послезавершения операции генерирования.очередного набора случайных чиселдатчиком 9 сигнал с выхода первогоэлемента 39 задержки, поступающийчерез элемент И 37 на первый входпервого триггера 26, устанавливаетего в единичное состояние. В резуль О тате чего, запускается распределитель 34 импульсов и начинается (1 ++1)-й. цикл вычисления оценок ядерВинера. Если 1 превысит предельноезначение Ь,то на выходе дешифратора36 появляется уровень логического"О", который закрывает элемент И 37,очередного взвода первого триггера26 не происходит и устройство завершает работу.. ВНИИПИ Государс по делам и 113035, Москва, ираж 709енного комитета СССРбретений и открытий119 б 8 рым выходами первой группы выходов блока управления, первый установочный вход блока Формирования первого аргумента соединен с первым входом блока управления и является запускающим входом устройства, второй выход блока управления соединен с управляющим входом блока регистров, третий и четвертый выходы. блока уп- . равления соединены с управляющими входами соответственно первого и второго сумматоров и вторыми установочными входами соответственно блоков формирования второго и третьего аргументов, выходы второй группы выходов блока управления соединены соответственно с тактовыми входами блоков формирования первого, второго и третьего аргументов, первые информационные выходы блоков формирования первого, второго и третьего аргументов соединены с соответствующими входами первой группы входов блока управления, второй информационный выход блока Формирования первого аргумента соединен с первым информационным входом первого сумматора, первыми информационными входами блоков формирования второго и третьего аргументов, соответствующим входом второй. группы входов блока управления и первым и вторым информационными входами первой группы входов вто рого мультиплексора, третий информационный вход группы является входом логической единицы устройства, выход первого сумматора соединен с соот- ветствующим информационным входом второй группы входов второго мультиплексора, вторыми информационными входами блоков формирования второго и третьего аргументов и первым информационным входом второго сумматора, выход которого соединен с соответствующим информационным входом. третьей группы входов второго мультиплексора и третьим информационным входом блока формирования третьего аргумента: второй информационный, выход которого соединен с вторым информационным входом второго сумматора и соответствующим информационным входом третьей группы входов второго мультиплексора и вторым входом второй группы входов блока управления, второй информационный выход блока Формирования второго аргумента соединен с вторым информационным входом первого сумматора, четвертым информационным входом блока формирования 96третьего аргумента,с соответствующим информационным входом второй группы входов второго мультиплексора; и третьим входом второй группы входов блока управления, третий н четвертый выходы которого соединены с третьими информационными входами соответственно второй и третьей групп входов второго мультиплексора, первый, второй и третий выходы которого соединены соответственно с адресными входами первого и второго блоков памяти и управляющим входом сумматора по модулю М, причем блок управления содержит первый, второй и третий триггеры, первую, вторую, третью и четвертую груп. пы элементов И, первый, второй и третий элементы задержки, распределитель импульсов, блок выбора аргументов, первый и второй элементы И, первый и второй элементы ИЛИ, регистр сдвига счетчик и дешифратор,)выход которого соединен с первым входом первого элемента И, выход которого соединен с первым входом первого триггера, выход первого элемента ИЛИ соединен с вторым входом первого триггера, прямой выход которого соединен с первым управляющим входом распределителя импульсов,а адресный выход является первым выходом блока управления и со. единен с входами счетчика и первого элемента задержки, выход которого соединен с вторым входом первого элемента И, выход счетчика соединен с входом дешифратора, первый выход распределителя импульсов соединен с первыми входами элементов И первой группы непосредственно и через второй элемент задержки - с первым входом сдвига регистра сдвига, второй выход распределителя импульсов соединен с первым входом второго элемента И непосредственно и через третий, элемент задержки с первыми входами элементов И второй группы, выход второго элемента И соединен с вторым входом сдвига регистра сдвига, первые входы второго и третьего триггеров соединены соответственно с выходами первого и второго элементов. И первой группы, первые входы элементов И четвертой группы соединены соответственно с инверсными выходами второго и третьего триггеров; а вторые входы обьединены с вторыми входами второго и третьего триггеров, выходы элементов И96896 11 четвертой группы соединены спервыми входами соответствующих элементов И третьей группы, выходы которых соединены соответственно с первым и вторым входами второго элемента ИЛИ,выход которого соединен с вторым управляющим входом распределителя импульсов,прямой выход блока выбора аргумен тов соединен с третьим входом второ го элемента ИЛИ, а инверсный выход - с вторым входом второго элемента И, выход первого разряда регистра сдвига соединен с вторыми входами первых элементов И первой и второй групп; выход второго разряда регистра сдвига соединен с вторыми входами вторых элементов И первой и второй групп и первого элемента И третьей группы, выход третьего разряда регистра сдвига соединен с вторыми входами третьих элементов И первой и второй групп и второго элемента И третьей группы, выход четвертого разряда регистра сдвига соединен с четвертым входом второго элемента ИЛИ, первый, второй информационные и первый, второй управляющие входы блока выбора аргументов соединены соответственно с инверсным выходами второго и третьего триггеров и выходами второго и третьего разрядов регистра сдвига, прямые выходы второго и третьего триггеров являются третьим и четвертым выходами блока управления, выходы элементов И первой группы образуют первую группу выходов блока управления, выходы первого, второго и третьего разрядов регистра сдвига образуют второй выход блока управления, а выходы элементов И второй группы являются второй группой выходов блока управления, первый вход первого элемента ИЛИ является первым входом блока управления, вторые входы первого элемента ИЛИ, второго и третьего триггеров образуют первую группу входов блока управления, группа входов блока выбора аргументов является второй группой входов блока управления, при этом блок формирования первого аргумента содержит счетчик, схему сравнения и элемент ИЛИ, первый вход которого является установочным вхо- дом блока формирования первого аргумента, выход элемента ИЛИ соединен с установочным входом счетчика,фсчетный вход которого является тактовым входом блока формирования первого аргумента, первый вход схемы сравнения соединен с шиной предельного значения аргументов суммирующий.вход счетчика соединен с шиной логической единицы, а его выход - с вторым входом схемы сравнения и являетсявторым информационным выходом блока,выход схемы сравнения соединен с вторым входом элемента ИЛИ и являетсяпервым информационным выходом блокаформирования первого аргумента, блокформирования второго аргумента содержит счетчик, первую и вторую схемы сравнения, первый и второй элементы ИЛИ, элемент И, первый вход первого элемента ИЛИ является первымустановочным входом блока, а второйвход первого элемента ИЛИ подключен к первому входу элемента И и является вторым установочным входомблока формирования второго аргумента, второй вход элемента И соединен с выходом первой схемы сравненияблока, первый вход которой соединен с шиной предельного значениясуммы аргументов,а второй вход первой схемы сравнения является вторыминформационным входом блока формирования второго аргумента, счетныйвход счетчика является тактовым входом блока, установочный вход счетчика соединен с выходом первого элемента ИЛИ, суммирующий вход счетчика является первым информационнымвходом блока формирования второгоаргумента,а выход счетчика соединен спервым входом второй схемы сравненияи является вторым информационнымвыходом блока, второй вход второйсхемы сравнения соединен с шинойпредельного значения аргументов, выход второй схемы сравнения соединенс первым входом второго элементаИЛИ, второй вход которого соединенс выходом элемента И, а выход -является первым. информационным выходом блока формирования второгоаргумента, блок формирования третье-го аргумента содержит счетчик, первую,вторую, третью схемы сравнения,первьп,второй мультиплексоры, первыйвторой элементы ИЛИ, и элемент И,первый вход первого элемента ИЛИявляется перным установочнымвходом блока формирования третьегоаргумента, второй установочный входкоторого соединен с вторым входомпервого элемента ИЛИ, управляющимвходом второго мультиплексора и первым входом элемента И, второй входкоторого соединен с выходом второй11968схемы сравнения, тактовый входблока формирования третьего аргумента соединен со счетным входом счетчика, установочный и суммирующий входы которого соединены с выходами соответственно первого элемента ИЛИ и второго мультиплексора, первый информационный вход которого соединен с выходом первого мультиплексора, управляющий, вход которого соединен с выходом первой схемы сравнения, первый информационный вход блока фор - мирования третьего аргумента соединен с первым информационным входом первой схемы сравнения и первым информационным входом первого мультиплексора, второй информационныйвход блока формирования третьего аргумента соединен с вторым информационным входом первой схемы сравнения и вторым информационным входом первого мультиплексора, третий и четвертый информационные входы блока формирования третьего аргумента соединены соответственно с первым информационным входом второй схемы сравнения и вторым информационным входом второго мультиплексора, выход элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьей схемысравнения, а выход второго элемента ИЛИ является первым информационным выходом блока формирования третьего.аргумента, выход счетчика соединен 96. с первым информационным входом треть ей схемы сравнения и является вторым информационным выходом блока формирования третьего аргумента, вторые ,информационные входы второй и третьей схем сравнения соединены с шина" ми предельного значения аргументов и суммы аргументов соответственно, блок выбора аргументов содержит первый и второй мультиплексоры,схему сравнения, элементы И и НЕ, группа информационных входов блока выбора аргументов соединена с группой информационных входов первого мультиплексора, первый и второй информационные выходы которого соединены с первым и вторым информационными входами схемы сравнения, выход которой соединен с первым входом элемента.И, второй вход которого соединен с выходом второго мультиплексора,первый и второй управляющие входы блока выбора аргументов соединены соответственно с первым и вторым управляющими входами первого и второго мультиплексоров, первый и второй информационные входы второго мультиплексора являются первым и вторым информационными входами блока выбора аргументов, выход элемента И является прямым информационным выходом блока выбора аргументов и соединен с входом элемента НЕ, выход которого является инверсным информационньв выходом блока выбора аргументов.Изобретение относится к автоматике и вычислительной технике иможет быть использовано в системах автоматического управления для идентификации нелинейных объектов, а также в экспериментальных исследованиях систем различной физической природы.Цель изобретения - повышение быстродействия устройства.На фиг. 1 представлена блок-схе О ма предлагаемого устройства; на фиг, 2 - блок-схема блока управления; на фиг. 3 - блок-схема блока формирования первого аргумента;на фиг. 4 - блок-схема блока форми рования второго аргумента; нафиг. 5 - блок-схема блока формирования третьего аргумента; на фиг.Ь- блок-схема блока выбора аргументов,Устройство для вычисления ядер Винера нелинейных объектов содержит последовательно соединенные блок 1 обратного дискретного преобразования Фурье (ДПФ), первый блок 2 буферной памяти, цифроаналоговый преобразователь (ЦАП) 3, исследуемый объект 4, аналого-цифровойпреобразователь (АЦП) 5, второй блок 6 буферной памяти и блок 7 прямого ДПФ, первый блок 8 памяти датчик 9 случайных чисел, второй 10 и третий 11 блоки памяти, постоянное запоминающее устройство 12, первый мультиплексор 13, сумма196896 4входов блока 15 регистров, Второйи третий выходы блока 25 управлениясоединены с управляющими входамисумматоров 22, 23 и вторыми входамиблоков 20 и 21 формирования второгои третьего аргументов.Третья группа выходов блока 25управления соединена с вторым входомблока 19 формирования первого аргумента и третьими входами блоков 20и 21 формирования второго и третьегоаргументов. Выход первого сумматора22 соединен с первым информационнымвходом второго сумматора 23, пятымивходами блока 20 формирования второго аргумента и блока 21 формированиятретьего аргумента, шестой вход которого соединен с выходом второгосумматора 23. Первые входы блоков19-21 формирования первого, второгои третьего аргументов соединены спервой группой входов блока 25 уйравления, Второй выход блока 19 формирования первого аргумента соединен с первым информационным входомпервого сумматора 22 и четвертыми входами блоков 20 и 21 формирования второго и третьего аргументов, Вторыевыходы блоков 20 и 21 формирования 30второго и третьего аргументов соединены с вторыми информационными входами соответственно первого 22 и второго 23 сумматоров. гор 14 по модулю М, блок 15lрегистров, умножитель 16, блок 17 усреднения, элемент ИЛИ 18, блоки 19-21 формирования первого, второго и третьего аргументов, первый 22 и второй 23 сумматоры, второй мультиплексор 24 и блок 25 управления.Выход датчика 9 случайных чисел соединен с первым информационным входом первого мультиплексора 13 и информационным входом второго блока 10 памяти, выход которого соединен с информационным входом третьего блока 11 памяти. Выход первого мультиплексора 13 соединен с входом постоянного запоминающего устройства 12,выход которого соединен с первым входом умнажителя 16 и входом блока 1 обратного ДПФ. Выход сумматора 14 па подулю М соединен с вторым информационным входом первого мультиплексора 13 и информационным входом блока 15 регистров, выход которого соединен с первым информационным входом сумматора 14 па модулю М. Выход первого блока 8 памяти соединен с вторым входом умнажителя 16, выход которого соединенс информационным входам блока 17 усреднения. Выход третьего блока11 памяти соединен с вторым информационным входом сумматора 14 па модулю М, Выход блока 7 прямого ДПФ соединен с информационным входом первого блока 8 памяти. Первый выход ,блока 25 управления соединен с управляющим входом первого мультиплексора13, управляющими входами первого 8 и третьего 11 блоков памяти и первым управляющим входом блока 17 усреднения.Первая группа выходов блока 25 управления соединена .с управляющими входами второго мультиплексора 24 и входами элемента ИЛИ 18, выход которого соединен с вторым. управляющим входом блока 17 усреднения, Первые входы блоков 20 и 21 формирования второго и третьего аргументов соединены соответственно с первыми двумя выходами первой группы выходов блока 25 управления. Первый вход блока 19 формирования певого аргумента соединен с первым входом блока 25 управления и является установочным запускающим входом устройства.Вторая группа выходов блока 25 управ.ления соединена с группой управляющих Вторая группа входов блока 25управления соединена с вторыми выходами блоков 19-21 формирования первого, второго и третьего аргументов.Второй выход блока 20 формированиявторого аргумента соединен с седь мым входом блока 21 формированиятретьего аргумента. Первые два входапервой группы входов мультиплексора2соединены с вторым выходом блока 19 формирования первого аргумен 45 та, а третий вход данной группысоединен с логической единицей. Выходпервого сумматора 22, второй выходблока 20 формирования второго аргумента и второй выход блока 25 управления образуют вторую группуинформационных входов второго мультиплексора 24. Выход второго сумматора 23, второй выход блока 21 формирования третьего аргументаи третий выход блока 25 управления образуют третью группу информационныхвходов второго мультиплексора 24,первый, второй и третий выходы которого соединены соответственно с2011968 адресными входами первого. 8 и треть" его 11 блоков памяти и управляющим входом сумматора 14 по модулю М.Блок 25 управления (фиг. 2) содержит первый 26, второй 27 и третий 28 триггеры, первую группу элементов И 29- 29, вторую группу элементов И 30, - 305, третью группу элементов Й 31 и 31 четвертую группу элементов И 32 и 32 регистр 33 сдвига, распредели 21тель 34 импульсов, счетчик 35, дешифратор 36, первый элемент И 37, первый элемент ИЛИ 38, первый 39, второй 40 и третий 41 элементы задержки, второй элемент ИЛИ 42, блок 43 выбора аргументов, второй элемент И 44, первый выход 45, первую группу 46 - 465 выходов, вторую груп 1пу выходов 47, второй и третий выходы 48 И 48 к, третью группу 49 - 49 З выходов, первый вход 50, первую группу 51 - 52 входов и вторую группу 52, - 53 входов.Выход счетчика 35 через дешифра тор 36 соединен с первым входом первого элемента И 37, выход которого соединен с первым входом первого триггера 26. Выход первого элемента ИЛИ 38 соединен с вторым вхрдом пер" вого триггера 26, прямой выход которого соединен с первым управляющим входом распределителя 34 импульсов, а инверсный выход - с входами счетчика 35 и первого элемента 39 задержки, выход которого соединен с вторым входом первого элемента И 37. Первый выход распределителя 34 импульсов соединен с первыми входами элементов И 29 - 29 первой группы и через второй элемент 40 задержки с первым входом регистра ЭЗ сдвига. Второй выход распределителя 34 импульсов соединен с входом третьего элемента 41 задержки и первым входом второго элемента И 44, выход которого соединен с вторым входом регистра 33 сдвига. Выход третьего элемента 41 задержки соединен с первыми входами элементов И 30 - 305 второй50 группы. Первые входы второго 27 и третьего 28 триггеров соединены соответственно с выходами первого 29 и второго 29 элементов И первой группы. 11 ервые входы элементов И 32 и 32 четвертой группы55 соединены соответственно с инверсны ми выходами второго 27 и третьего 28 триггеров, а вторые входы " с 96 бвторыми входами второго 27 и третьего 28 триггеров.Выходы элементов И 32 и 32 четвертой группы соединены с первыми входами соответствующих элементов И 31 и 31 третьей группы, выходы которых соединены соответственно с первым и вторым входами второго элемента ИЛИ 42, выход которого соединен с вторым управляющим входом распределителя 34 импульсов. Выход первого разряда регистра 33 сдвига соединен с вторыми входами первых,элементов И 29, 30, первой и второй групп, Выход второго разряда регистра 33 сдвига соединен с вторыми входами вторых элементов И 29, 30 первой и второй групп и вторым входом первого элемента И 31 третьей группы. Выход третьего разряда регистра 33 сдвига соединен с вторыми входами третьих элементов И 29 З, 30 первой и второй групп и вторым входом второго элемента И 31 третьей группы. Выход четвертого разряда регистра 33 сдвига соединен с четвертым входом второго элемента ИЛИ 42.Инверсные выходы второго 27 и третьего 28 триггеров соединены с первым и вторым входами блока 43 сравнения аргументов, прямой и инверсный выходы которого соединены соответственно с третьим входом второго элемента ИЛИ 42 и вторым входом второго элемента И 44, выходы второго и третьего разрядов регистра 33 сдвига соединены с третьим и четвертым входами блока 43 сравнения аргументов, Инверсный выход первого триггера 26 является первым выходом 45 блока 25 управления, выходы первого, второго и третьего разрядов регистра 33 сдвига являются второй группой выходов 47 блока .25 управления. Выходы элементов И 29 - 29 первой группы образзуют первую группу 46- 465 выходов блока 25 управления. Прямые выходы второго 27 и третьего 28 триггеров образуют второй и третий 48 и 48 выходы блока 25 управления, Выходы элементов И 30, - 305 второй группы образуют третью группу 49 - 49 выходов блока управления. Первый вход первого элемента ИЛИ 38 является. первым входом 50 блока 25 управления. Вторые входы первого элемента ИЛИ 38 второго 27 и19689 б 8 5 О 1 третьего 28 триггеров образуют первую группу 51 - 533 входов блока 25 управления. Группа входов блока 43 сравнения аргументов является второй группой 52 - 52 вхо 3 дов блока 25 управления, а информационный вход распределителя 34 импульсов является входом синхронизации устройства.Блок 17 усреднения содержит блок 17, памяти ядер, счетчик 17 адреса и сумматор 17 , первый вход которого является информационныи входом блока 17 усреднения. Выход счетчика 17 адреса соединен с адресным входом блока 17, памяти ядер, выход которого соединен с вторым входом сумматора 17 , выход которого подключен к входу блока 17 памяти ядер. Вход сброса счетчика 17 адреса является первым управляющим входом блока 17 усреднения, а его счетньй вход - вторым управляющим входом блока 17 усреднения.Блок 19 формирования первого аргумента (фиг. 3) содержит счетчик 19, схему 192 сравнения, выход которой является первым выходом блока, и элемент ИЛИ 19 ,первьй вход которого является первым входом блока. Выход счетчика 19, являющийся вторым выходом блока, соединен с первым входом схемы 19 сравнения, на второй вход которой поступает код числа И.Выход схемы 19 сравнения соединен с вторым входом элемента И 191 выход которого соединен с входом синхронизации счетчика 19 . Второй вход блока 19 является счетным входом счетчика 19, на информационный вход которого поступает код числа 1.Блок 20 формирования второго аргу. мента (фиг, 4) содержит счетчик 20, первую 20 и вторую 203 схемы сравнения, элемент И 20 и два элемента ИЛИ 20 и 20. Выход счетчика 20, являющийся вторым выходом блока 20, соединен с первым входом второй схемы 20 з сравнения, на второй вход которой поступает код числа Ж, Первый вход блока 20 является первым входом элемента ИЛИ 20 ь выход которого соединен с входом синхронизации счетчика 20 . Счетный вход счетчика 20 является вторым, а его информационньй вход - пятым входом блока 20. Третий вход блока 20 является вторым входом элемента 5 20 25 30 35 40 45 50 55 ИЛИ 20 и первым входом элементаИ 204, второй вход которого соединен с выходомпервой схемы 20сравнения, а выход - с первым входом элемента ИЛИ 20, второй входкоторого подключен к выходу второйсхемы 203 сравнения. Четвертый входблока 20 является первым входомпервой схемы 20 сравнения, на второй вход которой поступает код числа М.Блок 21 формирования третьего аргумента (фиг.5) содержит счетчик 21, первую схему 21 сравнения, первый 21 и второй 21 мультиплексоры4вторую 21 и третью 21 ь схемы сравнения, элемент И 21 и два элемента ИЛИ 21 и 21. Выход счетчика 21 являющййся вторым выходом блока 21, соединен с первым входом третьей схемы 21 ь сравнения, на второй вход ко-.гторой поступает код числа Я . Первый вход блока 21 является первым входом элемента ИЛИ 21 , выход котоФ рого соединен с входом синхронизации счетчика 21, счетный вход которого является вторым входом блока 21. Второй вход элемента ИЛИ 21, управляющий вход второго мультиплексора 21 и первый вход элемента И 21 образуют третий вход блока 21. Четвертый вход блока 21 является первым входом второй схемы 21 сравнения, на второй вход которой поступает код числа Иу. Первый и второй входы первой схемы 21 сравнения, являющиеся соответственно пятым и шестым входами блока 21, соединены соответственно с первым и вторым входами первого мультиплексора 213, управляющий вход которого соединен с выходом первой схемы 21 сравнения. Седьмой вход блока 21 является первым входом второго мультиплексора 21, второй вход которого соединен с выходами первого мульти- плексора 213, а выход - с информационным входом счетчика 21 Выходы второй 21 и третьей 21 схем сравнения соединены с вторыми входами соответственно элементов И 217 и ИЛИ 21, причем выход элемента Й 27 соединен с первым входом элемента ИЛИ 218 .Блок 43 выбора аргументов (фиг.б) содержит первый 43 и второй 43 мультиплексоры, схему 43 ь сравнения, элемент И 43 и инвертор 435. Информационные входы второго мульти;9 11 плексора 43 являются первым и вто-грым входами блока 43, Выход второго мультиплексора 43 г соединен с первым входом элемента И 43, второй вход которого соединен с выходом схемы 43 сравнения. Выход элемен 3та Н 43 соединен с входом инверто 4ра 43 и является прямым выходом бло-.1 ка 43,инверсный выход которого явля- ется выходом инвертора 43.управля- ющие входы мультиплексоров 431 и 43 являются третьим и четвертым вхо 2дами блока 43.Устройство работает следующим образом. По сигналу "Пуск" в счетчик 19блока 19 формирования первого аргумента записывается код 1 и первыйтриггер 26 блока управления срабатывается в О.Уровень логической 1" являющийся при этом на первом выходе 45 блока 25 управления, поступает на управляющий вход первого мультиплексора 13 и разрешает прохождениеН случайных чисел Я, 1 с=1Х,с датчика 9 на адресный вход постоянного запоминающего устройства 12,В результате этого, в блок 1 обратного ДПФ из постоянного запоминающего устройства 12, содержащего массивкомплексных чисел МЫ) = 1 х27О И, случайным образом считываются И комплексных коэффициентов Х (Е): ДПФ воздействия, равных ЩЯ ,), 1 с=1 И.Одновременно с этим осуществляется запись Хслучайных чисел Б 1, во вто 1 рой блок 10 памяти. После выполнения операции обратного ДПФ в блоке 1 над массивом Х 1 Ь) в первый блок 2 буферной памяти записывается реализа-ция х:(з.),3.=0шпсевдослучайного йроцесса х(О . Для формирования достаточно длительного воздействия на исследуемый объект 4 реализации х. (О циклически считывается из первого блока 2 буферной памяти и преобразуется с помощью ЦАП 3 в аналоговую форму. По истечении переходных процессов в исследуемом объекте 4 (для чего, обычно, бывает достаточно 5 -7 циклических повторений реализации х 1 И) во второй блок 6 буферной памяти записывается дискретизированная с помощью АЦП 5 реализация у,(з.), ь. О. шреакции исследуемого объекта 4. Затеи блоком 7 прямого ДПФ осуществляется вычисле 96896 10ние коэффициентов У Й),1 с=1М ДПФ записанной в блоке б реализаций уО.В процессе вычисления оценок ядер 5 Винера аналогичный эксперимент проводится Е раэ. При этом обработкаэкспериментальных данных Уг(Е), полученных в 1-м цикле, осуществляется одновременно с выполнением очеред ного (2 +1)-го цикла эксперимента.Сигналом, определяющим завершение8-го цикла обработки экспериментальных данных и начало очередного (2+1)-го цикла является появление логи ческой 1 на первом выходе 45 блока25 управления (на первбм цикле данный сигнап вызывается командой "Пуск" )По данному сигналу одновременно .осуществляется:приращение содержимого 20 счетчика 35 циклов на единицу, перепись массива случайных чисел Б 1 сгеенерированных на-ом цикле,из второго блока 10 памяти в третий блок 11памяти, передача коэффициентов 25 Угй) ДПФ рЕакции исследуемого объек.та 4, полученных на -м цикле, иэблока 7 прямого ДПФ в первый блок 8памяти, генерирование очередногомассива случаиных чисел Я 1, , зач81 30 пись их Во второй блок 10 пймЯтии передача коэффициентов Х г , Ь)ДПФ воздействия, находящихся в постоянном запойинающем устройстве .12,по случайным адресам Б в блок1 обратного ДПФ.После выполнения 35данных операций сигналов с выходаэлемента 39 задержки первый триггер26 блока 25 управления устанавливается в единичное состояние, запускается распределитель 34 импульсови одновременно с выполнением Д + 1) -го эксперимента начинается 1-йцикл вычисления оценок ядер Винерана основе данных, полученных в результате 1-го эксперимента и находящихся в первом 8 и третьем 11 блокахпамяти.Каждый цикл вычисления оценокядер Винера осуществляется путемсканирования областей Н 1 энт Н 5 изменения аргументов ядер в соответствии с рассмотренными ранее принципами. Сканирование начинается с К=1и продолжается до тех пор, пока небудут исчерпаны все точки (К, 55 К) областей Н , п=1,2,3.Пусть текущее состояние устройства характеризуется наличием лагичв.кой н 1 нна выходе и-го разряда (и 3) ре11 1 гистра 38 сдвига, что означает формирование оценки ядра Винера и-го порядка в некоторой точке (К1 К). Предположим, что текущая точка (К.К ) б Н К "Ко оэтом случае на первом выходе блока формирования и-го аргумента будет присутствовать уровень логического "0". В связи с этим независимо от состояния и-го триггера с выхода элемента ИЛИ 42 блока 25 управления на управляющий вход распределителя 33 импульсов будет поступать уровень логического 0 и очередной импульс синхронизации с первого выхода распределителя 33 импульсов через и-й элемент И 29 первой группы пройдет на п-й вход элемента ИЛИ 18 и и-й управляющий вход второго мультиплексора 24. В результате чего, код счетчика 172 адреса блока17 усреднения, определяющий порядковый номер текущей точки (К1К),увеличится на единицу, а на выходе второго мультиплексора 24 зафиксируется информация, поступающая на и-ую группу его входов. При этом на адресный вход первого блока 8 памяти протупит код суммы6=Кф+ К, на адресный входтретьего блока 11 памяти - код аргумента К, а на управляющий входсумматора 14 по модулю М - код выполняемой операции.В зависимости от кода операции сумматор 14 по модулю М осуществляет сложение числа Б ,поступающего из К-й ячейки третьего блока 11 памяти, с частичной суммой 6= Б +БКп. взятой со знаком плюс (код 1) или ,минус (код О) из (и)-го регистра блока 15 регистров. Адресация рабочих регистров блока 15, участвующих в операции сложения по модулю М, осуществляется кодом сигналов, поступающих на группу управляющих входов блока 15 регистров с второй группы выходов блока 25 управления. Результат операции записывается в и-й регистр блока 15 и поступает на адресный вход постоянного эа.поминающЕго устройства, с выхода которого на первый вход умножителя 1 16 поступает код числа Ю (БК ЯК,На второй вход умножителя.16 поступает код числа 71%+ +1 с) из (К,К)-ой ячейки первого блока 8 памяти, Результат ,операции умножения складывается в сумматоре 17 э усреднения с содер 196896 12 жимым ячейки блока 17 памяти ядер, адресуемой счетчиком 172Одновременно с вычиелением оценки ядра в точке (К,1К ) устройство1 фф Вформирует очередную точку области изменения аргументов, При этом импуль - сный сигнал с первого выхода распределителя 34 импульсов, задержанный на втором элементе 40 задержки, пос-., тупает на первый вход регистра 33 сдвига, обеспечивая сдвиг логической "1" на один разряд вправо (из и-го в (и1)-ый разряд.Рассмотрим два возможных случая. Если п=3, то в результате сдвига на выходе элемента И 42 появится уровень логической "1", который поступит на второй управляющий вход распределителя 34 импульсов.В результате этого, очередной импульс син 51 О15 20 хросерии с второго выхода распределителя 34 импульсов через элементИ 44 пройдет на второй вход регистра33 сдвига и осуществит сдвиг влевона один разряд. Задержанный на времягсдвига третьим элементом 41 задержкиданный импульс через третий элементИ 30 второй группы поступит на третийвход блока 21 формирования третьегоэлемента, являющийся счетным входом 25 счетчика 21 и обеспечит приращениеаргумента К З на единицу. 30 Таким образом, вслед за точкой(К,К , Кз ) устройство сформируетточку (К, К, К ) . В случае и3 35импульсный сигнал с первого выходараспределителя 34 импульсов черези-й элемент И первой группы поступитна первый вход блока формирования 40(и +1)-го триггера блока 25 управления, устанавливая его в единичноесостояние. В результате чего, в счетчик блока формирования (и + 1)-го 45аргумента заносится код аргументаК и формируется начальное значениеаргумента К , =К. Таким образом,вслед за точкой Кили и 1формируется точка (К,К ), а вследза точкой (К, К 1) в :точка (К 502 3).Дальнейшее функционирование устройства зависит от того, принадлежит или не принадлежит вновь сфор- .мированная точка (К,К) мно жеству Н"-" 1 порождаемому