Постоянное запоминающее устройство

С 0103 СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН Г)П 4 С 11 С 17/00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРГ 10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ИСАНИЕ ИЗОБРЕТЕНИ д ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Постоянное запоминающее устройство предназначено для использования в области вычислительной в зависимостиинформации,яется уменьшениеводимьм к калцоно на 403. 2 ил. или инвертирующего от программируемой следствием чего яв количества шин, по му ЗЭ, приблизител,801443030 А 1 техники для создания БИС ЗУ. Цельюизобретения является упрощение устройства за счет уменьшения количества шин программирования. Поставленная задача решается тем, что вкачестве запоминающего элемента (ЗЭ)используется НДП-транзистор, и дешифратор строк имеет, прямые и инверсные выходы, что обеспечиваетиспользование ЗЭ как передающего1443030Изобретение относится к вычисли- выходов - прямых 4 и инверсных 5, тельной технике и может быть ис- дешифратор 6 столбцов, коммутатор 7 пользовано для построения запоми- столбцов, блок 8 формирования логиченающих устройств в виде интеграль 5ских функций двух переменных три1 ных схем. группы адресных входов 9-1 и выЦель изобретения - упрощение уст- ход 12.ройства за счет сокращения количества шин программирования, Блок 8 формирования логических функНа фиг. 1 приведена схема ПЗУ, на 0 ций от двух переменных содержит, нафиг, 2 - схема блока формирования ло- пример, два элемента НЕ 13, элемент гических функций, ИСКЛЮЧАЮЩЕЕ ИЛИ 4 и четыре элеменУстройство содержит матрицу 1 из та И 15.М запоминающих элементов 2, дешиф- Полный набор логических функций от ратор 3 строк, имеющий две группы5 двух переменных следующий:Е = А 1 ЛА 2; Е = АЛ А 2; Е = А ЛА 2;й3Е, = АлА 2, Е. = АчА 2; Е = А 1 ЧА 2;Ет = АРА 2 Ев = А 1 А 2Е = (АЯА 2) У (А 1 Л А 2)1 Е = (А 1 ЛА 2) Ч (А 1 А 2)Причем функции Е, Е , Ез, Еа,Еч,Е, Е- инверсны соответственно функциЯм Е., ЕьЕт Ебе ЕаЕ 12 Еи ЕмВ предлагаемом устройстве блок 8 формирования логических функций формирует, например, прямые функции ЕЕ, Е Е Е Е, ЕФунк 30 ционирование предлагаемого ПЗУ основывается на свойстве запоминающих элементов 2, выполненных на транзисторах, передавать прямое или инверсное значение функции в зависимости от того, к какому входу запоминающего элемента подключен выход блока 8 формирования логических функций.Устройство работает следующим образом. 40Разряды кода с адресных входов 9 и 10 поступают соответственно на входы дешифраторов строк 3 и столбцов 6, два разряда кода с адресного входа 11 поступают на входы блока 8 форми рования логических функций. При этом происходит выборка запоминающего элемента 2, находящегося на пересечении строки и столбца матрицы 1, соответствующих поданному на входы 9 и 10 коду адреса.У выбранного запоминающего элемента 2 первый вход подключен к одному из выходов 4 дешифратора 3 строк, имеющему при данном коде адреса состояние логической "1", либо второй вход подключен к одному из выходов 5 дешифратора 3 строк, имеющему при данном коде адреса состояние логического "0", При этом на выходе запоминающего элемента 2 формируется соответственно значение функции, соответствующей выходу блока 8, подключенному к второму входу данного запоминающего элемента 2, либо инверсноезначение функции, соответствующейвыходу блока 8, подключенному к первому входу запоминающего элемента 2.Таким образом, если в матрице изМ запоминающих элементов 2 необходимо на К запоминающих элементах программировать значения функций Е,Еа Е Е 1 Е Е, а на(М-К) элементах - инверсные значенияэтих функций, то в первом случае соответствующие выходы блока 8 Е -Е,ЕЕ и, Е Е подключаются к вторым входам запоминающих элементов 2,а их первые входы - к соответствующим выходам 4 дешифратора строк, аво втором случае соответствующие выходы блока 8 Е -Еа, Е , Е 1Е 1Е, подключаются к первым входамзапоминающих элементов 2, а их вторыевходы - к соответствующим выходам 5дешифратора строк,Технико-экономические преимущества предлагаемого устройства заключаются в том, что сокращается в 2 раза количество шин программирования.Формула изобретенияПостоянное запоминающее устройство, содержащее матрицу из М запоминающих элементов, дешифраторы строк истолбцов, коммутатор столбцов и блокформирования логических функций двухпеременных, причем объединенные постолбцам выходы запоминающих элементов соединены с информационными входами коммутатора столбцов, адресныевходы которого соединены с выходамидешифратора столбцов, выход коммутатора является информационным выходом устройства, входы дешифраторовстрок, столбцов и блока формированиялогических функций двух переменныхявляются входами первой, второй итретьей групп адресных входов устройства соответственно, о т л и ч аю щ е е с я тем, что, с целью упрощения устройства, запоминающие элементы матрицы выполнены на МДП-транзисторах, причем затворы К из М запоминающих элементов матрицы соединены 5с пуямыми выходами дещифратора строка стоки - с соответствующими выходами блока формирования логическихфункций двух переменных, затворы(М-К) запоминающих элементов соединены с выходами блока формированияфункций двух переменных, а стоками -с инверсными выходами дешифраторастрок, истоки М запоминающих эле ментов объединены ио столбцам и соединены с информационными входамикоммутатора столбцов,1443030 рректор С. Черн Редактор А. Шандо Тираж 590 ВНИИПИ Государственного комитета СС по делам изобретений и открытий 035, Москва, Ж, Раушская наб., д