Коррелятор

СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК П 9) Б (1 И 4 06 Р 15 3 ПИСАНИЕ ИЗОБРЕ ВТОРСНОМУ СВИДЕТЕЛЬСТВУ НИЯ, нологическое бюрго института АН (72) О.М.Савчин,и О.Р.Пристайко(53) 681.3 (088. юл. 01 35 85. фрое и го опреемениетричныучайных ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ конструкторско-техо Физико-механическоУССРВ;А.Погрибной(57) Изобретение относится квой электроизмерительной технпредназначено для аппаратурнделения в режиме реального вкорреляционной функции с симмми разнополярными сдвигами с орское свидетельство С кл. С 06 Г 15/33619 кое свидетельство СССРкл. С 06 Г 15/336, 1 процессов. В известных устройствахумножение обрабатываемых величин осуществляется на интервалах времени,разделенных паузами, на протяжениикоторых производится наклонение кодана выходах накапливающих сумматоров.Наличие указанных пауз существенноснижает быстродействие известных устройств. Цель изобретения - повышение.быстродействия. Коррелятор содержитдельта. модуляторы 1,2, регистры 3, 4сдвига, накапливающие сумматоры 5,6,коммутаторы 7,8, 11, 12, блоки 9,10умножения, блоки 13, 14 накопителей,блок 15 синхронизации, элемент задержки 18, блоки 16,17,19,20 регистровпамяти. Быстродействие повышается заЪсчет устранения паузы в работе блоковумножения, при этом вычислеиие функции корреляции производится в масштабе реального времени. 2 ил,Изобретение относится к цифровойэлектроизмерительной технике и предназначено для аппаратурного определения в режиме реального времени корреляционной функции с симметричнымиразнополярными сдвигами случайныхпроцессов.Цель изобретения - повышение быстродействия.На Фиг.1 изображена структурнаясхема коррелятора; на фиг.2 - схема,блока синхронизации,Коррелятор содержит первый 1 ивторой 2 дельта-модуляторы, первый 3и второй 4 регистры сдвига, первый5 и второй 6 накапливающие сумматоры,коммутаторы 7 и 8, первый 9 и второй10 блоки умножения, коммутаторы 11 и12, первый 13 и второй 14 блоки накопителей, блок 15 синхронизации,блоки 16 и 17 регистров памяти, элемент 18, задержки, блоки 19 и 20 регистров памяти. Блок синхронизациисодержит генератор 21 тактовых 25импульсов, первый счетчик 22, второйсчетчик 23, счетчик 24 адресов, третий. счетчик 25.Коррелятор работает .следующим образои. ЗОВходные сигалы х(С) и у подаются на входы линейных дельта-модуляторов 1 и 2 с равномерным шагом кван/тованияНа первом и втором выходахдельта-модуляторов формируются соот-35ветственно двоичные дельта-кодовыепоследовательности и ш-разрядные двоичные коды с частотой дискретизацииТ .,Одноразрядные дельта-кодовые посАледовательности с первых выходовдельта-модуляторов 1 и 2 поступают наинформационные входы одноразрядныхсдвиговых регистров 3 и 4, выполняющих функцию цифровой линии задержки.11 од воздействием переднего фронта 45каждого импульса, поступающего с первого тактового выхода блока 15 синхронизации, в регистрах 3 и 4 сдвигапроисходит сдвиг дельта-кодовой одноразрядной двоичной последовательности. Регистры 3 и 4 сдвига состоят изгрупп регистров сдвига, число которыхравно числу сдвигов корреляционнойфункции одной полярности Р, Длина каждой иэ этих групп регистров равна М.Дельта-кодовые последовательности с55выходов рег истр ов 3 и 4 сдвига поступаютна входы накапливающих сумматоров 5 и 6.Последние состоят из (Р + 1) й Р соответственно в-разрядных реверсивныхсчетчиков, иэменяющих свое состояниена + 1 в эависимости от входного сигнала. На выходах блоков 5 и 6, подвоздействием импульсов, поступающих спервого тактового выхода блока 15 синхронизации формируются ш-разрядныедвоичные коды в формате импульсно-кодовой модуляции с периодом дискретизации Т, соответствующие величинамвходнйх сигналов. Отсчеты входныхсигналов с вторых выходов блоков дельта-модуляторов 1 и 2, в виде ш-разрядного кода, поступают на входы первого 16 и второго 17 блоков регистров памяти. Блоки 16 и 17 обеспечивают прореживание и запоминание на время Т указанных оцифрованных отсчетовпод воздействием переднего Фронтаимпульсов, поступающих с второго тактового выхода блока синхронизациидлительностью Т и с частотой повторения Т ,В блоках регистров 19 и 20 паияти,п воздействием переднего фронтаимпульсов, поступающих через элемент18 задержки с второго выхода блока 15синхронизации, происходит запоминаниеш-разрядных двоичных отсчетов, поступающих с выходов блоков 5 и б, навремя, равное периоду Т. Время задержки сигнала в блоке 18 задержки выбирается не меньше вреиени, необходимого для Формирования накапливающимисумматорами 5 и 6 ш-разрядные двоичных отсчетов и не более Т . Выходныесигналы блоков 16,и 17 перемножаются,блоками 9 и 10 на протяжении времениТ (Р + 1) с выходными сигналами блоков 19 и 20,поступающимичерез коммутаторы 7 и 8 на входы блоков 9 и 10 умножения. Произведения с выходов блоков 9 и 10с периодом Т/ (Р + 1) через коммутаторы 11 и 12 поступают на входы блоков 13 и 14 накопителей. Блоки 7 и 8имеют по (Р + 1) выходов, Комиутаторы 11 и 12 имеют также по (Р + 1) выходу. В правой части схемы устройства(Р + 1) входы и выходы блоков 7 и 11не используются, что связано с упрощением схемы управления коммутаторамипо управляющим, адресным входам.Блоки, 13 и 14 осуществляют суьщирование и накопление элементарныхпроизведений на протяжении длительноститактовых импульсов, поступающих изблока 15 синхронизации. Тактовый генератор 21 Формирует прямоугольные3 14257 импульсы с периодом повторения Т 4(Р + 1). Счетчик 22, обеспечивающий деление частоты, формируету прямоугольные импульсы с периодом повторения Т, по передним фронтам которых обеспечивается сдвиг одноразрядного дельта-кода в регистрах сдвига 3 и 4, накопление отсчетов в ш-разрядных реверсивных счетчиках накапливающих су мматоров 5 и б, преобразование входных сигналов в ш-разрядный и одноразрядный двоичные коды в дельта-модуляторах 1 и 2. Счетчик-распределитель 23, обеспечивающий деление частоты, формирует на выходе импульсы прямоу-.гольной формы длительностью Т 4 и частотой повторения Т ",необходимыедля уп-, равления блоками регистров 1 б и 17 памя" ти,а такжедля управлениячерез элемент 20 18 задержки записью информации в регистры памяти блоков 19 и 20. Счетчик 24 адресов формирует адреса для управления работой коммутаторов 7 и 8, 11 и 12. Счетчик распределитель 25 25 формирует импульсы, синхронные с импульсамй адресов, под действием которых происходит суммирование содер-.жимых накопителей блоков 13 и 14 и элементарных произведений, поступаю щих с блоков 9 и 10 умножения через коммутаторы 11 и 12.Таким образом, левая часть предло.женного устройства реализует функцию корреляции"-( (1 с (ш)=1 с(-ш)=х ш для сдви(т 1ов ш Е 0,1р, а правая - функи-у)1Ляю Ы(-т)=К(тя )= я;+ту ЛляЪ т(сдвигов ша -р-1 в масштабе реального времени-и благодаря устране 45 нию паузы в работе блоков умножения с высоким быстродействием,формула изобретения50Коррелятор, содержащий два дельта-модулятора, два регистра сдвига,два накапливающих сумматора, четырекоммутатора, два блока умножения,два блока накопителей, блок синхронизации, причем информационные входы55первого и второго дельта-модуляторовявляются соответственно первым и вторым входами коррелятора, выходы линейной дельта-кодовой последовательности первого и второго дельта-модуляторов соединены соответственно с информационными входами соответствующих регистров сдвига, тактовые входы которых соединены с тактовыми входами первого и второго накапливающих сумматоров, первого и второго дельта- модуляторов и первым выходом блока синхронизации, кодовый выход которого соединен с управляющими входами с первого по четвертый коммутаторов, выходы первого и второго коммутаторов соединены с информационными входами соответственно первого и второго блоков накопителей, группы выходов блока синхронизации соединены с соответствующими тактовыми входами накопителей первого и второго блоков, первые входы первого и второго блоков умножения соединены соответственно с выходами третьего и четвертого коммутаторов, выходы первого и второго блоков умножения соединены соответственно с информационными входамипервого и вто( рого коммутаторов, информационный вход первого регистра сдвига соединен с первым информационным входом первого накапливающего сумматора, последующие информационные входы которого соединены с соответствующийи выходами первого регистра сдвига, выходы вторсго регистра сдвига соединены с соо:ветствующими информационными разрядными входами второго накапливаю-(щего сумматора, выходы разрядов первого и второго блоков накопителей являются соответственно выходамипервой и второй групп коррелятора,о т л и ч а ю щ и й с я тем, что,с целью повьппения быстродействия,в него введены элемент задержки, четыре блока регистров памяти, причем выходы разрядов двоичного кода .первого и второго дельта-модуляторов соединены с информационными разрядными входами соответственно первогои второго блоков регистров памяти, выходы первого и второго регистров памяти соединены соответственно с вторым входом второго блока умножения и с вторым входом гервого блокаумножения, выходы первого.и, второгонакапливающих сумматоров соединенысоответственно с информационными входами третьего и четвертого блоков регистров памяти, выходы которых1425711 соединены с информационными входамисоответственно третьего н четвертогокоммутаторов, второй выход блокасинхронизации соединен с тактовыми Составитель В,Орлов Редактор Л.Гратилло Техред М.Дидык Корректор С.ЧерниЗаказ 4 Подписноеого комитета СССРий и открытийаушская наб д, 4/5 оизводственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 3/49 Тираж 704 ВНИИПИ Государствен по делам иэобрете 113035, Москва, Ж, входами первого и второго регистровпамяти и через элемент задержки соединен с тактовыми входами третьегои четвертого регистров памяти.