Аналого-цифровой преобразователь

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ц 5 И Н 03 К 13 к атель по п,1,с я тем, чтования кода сод 3,. Преобразо ч а ю щ и й блок Аормир л ерля ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(71) Сибирский Физико-техническийинститут им. В.Д.кузнецова при томском государственном университетеим. В,В,Куйбышева(56) 1, "Зарубежная электроника",1975, Р 1, с, 52-89,2, Шляндин В,И. Цифровые измерительные преобразователи и приборы,.1973, с,. 207,рис, 4,1,а (прототип).(54)(57) 1 АНАЛОГОТИАРОВОЧ ПРЕОБРАЗОВАТЕЛЬ содержащий циФроаналоговый преобразователь. сравнивающийблок, выполненный в виде последова,тельно соединенных суммирующего усилителя и компаратора, программирующий блок, выполненный в виде последовательно соединенных устройствапуска и блока Аормирования кода, дешиАратор и генератор импульсов, выход которого соединен с тактовымвходом устройства пуска, управляющийвход которого соединен с выходом компаратора сравнивающего блока, а пер-вый, второй и третий выходы блокаФормирования кода соединены соответственно с входами циАроаналоговогопреобразователя, дешиАратора и спервым входом устройства пуска, о т-.л и ч а ю щ и й с я тем, что, сцелью повышения точности, в него.введены нониусный блок, два ключа,.резистор и шиФратор, причем первыйвход и первый выход нониусного блока соединены соответственно с вьходом и,неинвертирующим входом суммирующего усилителя, второй вход - свыходом циФроаналогового преобразо-вателя и входом первого ключа, второй выход через резистор-с инвертирующим входом суммирующего усилите-вход шиФратора соединен с выхо 801102033 А дом дешиАратора, управляющий выход которого соединен с дополнительным управляющим входом устройства пуска.программирующего блока, первый, второй и третий выходы шиАратора соединены с первым, вторым итретьим управляющими входами нониусного блока, четвертый и пятый выходы шиАратора соединены соответственно с уп- равляющими входамипервого и .второго ключей, выходы которых ооединены с входами суммирующего усилителя, а инФормационный .вход второго ключа соединен с входной шиной,преобразователя,2. Преобразователь по п.1, о т л и ч а ю щ и й с я .тем, что в нем 9 нониусный блок содержит операцион- ный усилитель с отрицательной обрат,ной связью, два весовых резистора,: соединенных первыми выводами с ин- Сю вертирующим входом операционного уси щс лителя, блок выборки и хранения, вход которого соединен с выходом операционного усилителя, и четыре ключа, причем входы первого и второго ключей, выходы которых подключены к первому ивторому выходам наниусного блока, соединены соответственно с выходамй блока выборки и хранения и операционного усилителя, выходы третьегои четвертого ключей, входы которых подключены к первому и второму входам нониусного блока, соединены соответственно с вторыми выводами весовых резисторов, а управляющие входы первого и второго ключей, блока выборки и хранения и третьего ключа и управляющий вход четвертого ключа соединены соответственно с первым,.вторым и третьим управляющими входами нониусного блоа,1102033 Составитель В,МахнановТехред М.Кузьма Корректор едактор Н,Я к Филиал ППП "Па 782/43 ВНИИП по 113035, Тираж 862 Государств елам иэобр осква, жПодписинного комитета СССРтений и открытийРаушская наб д,г. Ужгород, ул. Проек сная1102033 жит сдвигающий регистр; запоминающий регистрэлементы ИЛИ. входыкоторых поразрядно соединены с инФормационными выходами сдвигающегои запоминающего регистров соответственно, а выходы - с входами запоминающего регистра, два выходныхзапоминающих регистра, информационные входы которых попарно соединеныс выходами запоминающего регистра,а тактовый вход первого из них соединен с информационным входом сдвигающего регистра, три элемента совпадений, первые входы которых соединены с тактовым входом сдвигающего регистра, второй вход первогоэлемента совпадения соединен с 1где=0,1,2 .,1) выходом сдвигающего регистра, вторые входы второго и третьего элементов совпадений соединены с выходом последнегоразряда сдвигающего регистра, а выходы - соответственно с входом установки в нулевое состояние запоминающего регистра и тактовым входомпервого выходного запоминающегорегистра, и тактовым входом второго выходного запоминающего регистра, и три триггера, входы установкив единичное состояние первого и второго из которых соединены с нулевым выходом сдвигающего регистра,второй вход установки в нулевоесостояние первого триггера соединенс первым информационным выходом сдвигающего регистра, счетный вход второго триггера соединен с выходомтретьего элемента совпадения, а выход - с входом режима работы сдвигающего регистра, счетный вход третьего триггера соединен с выходом по.следнего разряда слвигающего регистра, а выходы - соответственно стретьими входами второго и третьегоэлементов совпадений, при этом выходы элементов ИЛИ соединены с первым входом блока формирования кода,второй выход которого соединен с первыми входами триггеров, второй вы 1Изобретение относится к автоматике, телемеханике и вычислительной технике и может быть использовано в различных информационных измерительных системах с преобразованием аналоговой инФормации в дискретную. Известны аналого-цифровые преобразователи поразрядного кодирования, содержащие в цепи обратной связи 10 циФроаналоговый преобразователь 13. 2Погрешность квантования по уровню в них определяется числом разрядов циФроаналогового преобразователя, который является сложным элек-. тронным устройством, состоящим из большого числа различных компонентов и схемных элементов, Таким образом, уменьшение погрешности квантования по уровню приводит к увеличению числа разрядов циФроаналогового поеобразователя, т,е, к его усложнению, аследовательно, и к усложнению всегоаналого-цифрового преобразователяв целом,Известен аналого-цийровой преоб-разователь, содержащий цифроаналоговый преобразователь, сравнивающийблок, выполненный в виде Последовательно соединенных суммирующего усилителя и компаратора, программирующий блок, выполненный в виде последовательносоединенных устройства пуска и блока формирования кода, дешиФратор и генератор импульсов, выходкоторого соединен с тактовым входомустройства пуска, управляющий входкоторого соединен с выходом компаратора сравнивающего блока, а первый,второй и третий выходы блока Формирования кода соединены соответственно со входами цифроаналогового преобразователя, дешифратора и с первымвходом устройства пуска 23,Недостатком этогопреобразователяявляется то, что уменьшение погреш)ности квантования по уровню достигается путем увеличения числа разрядовциФроаналогового преобразователя,,т.е, путем усложнения как цифроаналогового преобразователя, так и всего устройства в целом, а также пониженная точность преобразования засчет дрейфа нуля суммирующего усилителя.цель изобретения - повышение точности,Поставленная цель достигается темчто в аналого-цифровой преобразователь, содержащий цифроаналоговыйпреобразователь, сравнивающий блок,выполненный в виде последовательносоединенных суммирующего усилителяи компаратора, программирующий блок,выполненный в виде последовательносоединенных устройства пуска и блокаФормирования кода, дешифратор и генератор импульсов, выход которого соединен с тактовым входом устройства.пуска, управляющий вход которого соединен с выходом компаратора сравнивающего блока, а первый, второй итретий выхсды блока Формирования кода соединены соответственно с входами цифроаналогового преобразователя,дешифратора и с первым входом устройства пуска, введены нониусныйблок,.два ключа, резистор и шифраторпричем первыйвход и первый выходнониусного блока соединены соответственно с выходом и неинвертирующимвходом суммирующего усилителя, второй вход - с выходом цифроаналогового преобразователя и входом первогоключа, второй выход через резисторс инвертирующим входом суммирующегоусилителя, вход шифратора соединен свыходом дешифратора, управляющийвыход которого соединен с дополнительным управляющим входом устройства пуска программирующего блока,первый, второй и третий выходы шиФратора соединены с первым, вторым итретьим управляющими входами нониусного блока, четвертый и пятый выходышифратора соединены соответственнос управляк)щими входами первого ивторого ключей, выходы которых соединены с входами суммирующего усилителя, а инФормационный вход второго 10 ключа соединен с входной шиной преобразователя.Нониусный блок содержит операцион.ный усилитель с отрицательной обратной связью, два весовых резистора 15 соединенных первыми выводами с инвертирующим входом операционногоусилителя, блок выборки и хранения,вход которого соединен с выходомоперационного усилителя, и четыреключа, причем входы первого и второго ключей, выходы которых подключенык первому и второму выходам нониусного блока, соединены соответс;твенно с выходами блока выборки и хранения и операционного усилителя, выходы третьего и четвертого ключей,входы которых подключены к первомуи второму входам нониусного блока,соединены соответственно с вторымивыводами весовых резисторов, а уп"равляющие входы первого и второгоключей, блока выборки и хранения итретьего ключа и управляющий входчетвертого ключа соединены соответственно с первым, вторым и третьим 35 управляющими входами нониусного блока.Блок Формирования кода содержитсдвигающий регистр, запоминающий регистр, элементы ИЛИ, входы которых 40 поразрядно соединены с информационными выходами сдвигающего и запоминающего регистров соответственно, авыходы - с входами запоминающего регистра, два выходных запоминающих 45 регистра, информационные входы которых попарно соединены с выходами запоминающего регистра, а тактовыйвход первого из них соединен с ийФормационным входом сдвигающего регистРа, три элемента совпадений,первыевходы которых соединены с тактовымвходом сдвигающего регистра, второйвход первого элемента совпадения соединен с( где =0,1,2) выходом сдвигающего регистра вторыевходы второго и третьего элементовсовпадений соединены с выходом последнего разряда сдвигающегорегистра, а выходы - соответственно.свходом установки в нулевое состоя ние запоминающего регистра и тактовымвходом первого выходного запоминающегорегистра,и тактовым входом второго выходного запоминающего регистра,и тритриггера, выходы установки в единичное 65 состояние первого и второго из которыхсоединены с нулевым выходом сдвигающегорегистра, второй вход установки в нулевое состояние первого триггера соединен с первым инФормационным выходомсдвигающего регистра, счетный входвторого триггера соединен с выходомтретьего элемента совпадения, а выход - с входом режима работы сдвигаюего регистра, счетный вход третьеготриггера соединен с выходом последнего разряда сдвигающего регистра,а выходы - соответственно с третьимивходами второго и третьего элементов совпадений. при этом выходы элементов ИЛИ соединены с первым входомблока формирования кода, второй выход которого соединен с первыми выходами триггеров, второй выход первоготриггера соединен с третьим выходомблока Формирования кода, выходы,первого и второго выходных запомйнающих регистров соединены с йнАормационныгли выходными шинами, апервые входы установки в нулевое со. стояние триггеров, тактовые входысдвигающего и запоминающего регистров соединены соответственно с пеовым, вторым и третьим входами блокаформирования кода,Устройство пуска содержит Формирователь импульсов, три элемента совпа.30дений, первые входы которых соединены с выходом Формирователя импульсов,а второй вход второго элемента совпадения соединен с вторым входомтретьего элемента совпадения, первый 35триггер, счетный вход которого соединен с выходом формирователя импульсов, а выходы соединены с вторымивходами первого и второго элементовсовпадений, и второй триггер, счетный вход которого соединен с вьходомтретьего элемента совпадения, а выходы соединены соответственно с управляющим входом Формирователя импульсов и входом установки нуля первого триггера, при этом вход формиро 45вателя импульсов соединен с тактовым входом устройства пуска, третийи четвертый входы второго элементасовпадения соединены соответственнос управляющим и первым входами устройства пуска; третий вход третьегоэлемента совпадения соединен с дополнительным управляющим входом устройства пускавыходы первого и вто.рого элементов совпадений соединены 55соответственно с первым и вторым вы.ходами устройства пуска, выход второго триггера соединен с третьим выходом устройства пуска, а входустановки единицы второго триггера 60и выход третьего элемента совпадениясоединены соответственно с шинами"Пуск" и фКонец преобразования",На Фиг,1 приведена структурнаясхема устройства; на фиг. 2 - стрУктУР ная схема блока формирования кода;на Фиг,З - схема устройства пуска;на фиг.4 - временные диаграммы.Устройство содержит сравнивающийблок 1, состоящий из суммирующегоусилителя 2 с отрицательной обратнойсвязью, весовых резисторов,З и 4 икомпаратора 5, ключи 6 и 7, выходыкоторых соединены с весовыми резисторами 3 и 4,резистор 8, нониусный блок9, состоящий из операционного усилителя.10 с отрицательной обратнойсвязью, весовых резисторов 11 и 12,соединенных с инвертирующим входомоперационного усилителя 10 блока 13 выборки и хранения, четырех ключей 14 - 17, двух входных шин 18 и 19, первая из которых соединена с выхо- дом суммирующего усилителя 2, фдвухвыходных шин 20 и 21, первая из которых соединена с неинвертирующим входом, а вторая через резистор Яс инвертирующим входом суммирующего усилителя 2, и трех управляющих шин 22 - 24, первая иэ которыхсое- . динена с управляющими входами ключей 14 и 15, вторая соединена с управляющими входами блока 13 выборки и хранения и ключа 16, а третья соединена с управляющим входом ключа 17, при этом выход операционного уси лителя 10 соединен с входами блока 13 выборки и хранения и ключа 14, выход которого соединен с выходной шиной 21, вход ключа 15 соединен с выходом блока 13 выборки и хранения, а выход соединен с выходной шиной 20, входы ключей 16 и 17 соединены соответственно с входными шинами 18 и 19, а выходы - с весовыми резисторами 11 и 12, шифратор 25, выходы ко. торого соединены с управляющими шинами 22 - 24 нониусного блока 9 и управляющими входами ключей 6 и 7, цифроаналоговый преобразователь 26, выход которого соединен с входной шиной 19 нониусного блока 9 и входом ключа 7, программирующий блок 27, состоящий из устройства 28 пуска, первый управляющий вход которого соединен с выходом компаратора 5, и блока 29 Формирования кода, два тактовых входа и один управляющий вход которого соединены с выходами устройства 28 пуска, первый выход - с входом цифроаналоговогопреобразователя 26, третий выход - с вторым управляющим входом устройства 28 пуска, дешифратор 30, входы которого соединены с вторым выходом блока 29 форгщрования кода, а выходы соединены с входами шифратора 25 и управляющим входом устройства 28 пуска, и генератор 31 импульсов, выход которого соединен с входом устройства 28 пуска программирующего блока 27.Блок формирования кода (фиг.2) содержит сдвигающий регистр 32, запоминающий регистр 33, блок 34 элементов ИЛИ, входы которых поразрядно соединены с информационными выходами сдвигающего и запоминающего регистров 32 и 33, а выходы соединены с входами запоминающего регистра 33 и цифроаналогового преобразователя 26, выходные запоминающие регистры 35 и 36,информационные входы которых попарно соединены с выходами запоминающего регистра 33, тактовый вход первого из них соединен с информационным входом сдвигающего регистра 32, а выходы соединены с инФормационными выходными шинами 37 аналого-цифрового преобразователя, , три элемента совпадения 38, 39 и 40, первые входы которых соединены с тактовым входом сдвигающего регистра 20 32, вторбй вход элемента совпадения 38 соединен свыходом сдвигающего регистра 32, вторые входы элементов совпадений 39 и 40 соединены.с выходом последнего разряда сдвигающе го регистра 32, а выходы соединены соответственно с входом установки в нулевое состояние запоминающего регистра 33, и с тактовыми входами выходных запоминающих регистров 35 30 и Зб, и три триггера 41 - 43, входы установки в нулевое состояние которых объединены, входы установки в единичное состояние триггеров 41 и 42 объединены и соединены с нулевым 35 выходом сдвигающего.регистра 32, второй вход установки в нулевое состояние триггера 41 соединен с первым информационным выходом сдвигаю- щего регистра, счетный вход триггера д 0 42 соединен с выходом элемента 40 совпадения, а выход соединен с входом режима работы сдвигающего регист ра 32, счетный вход триггера 43 соединен с выходом последнего РазРяда.двигающего регистра 32, а выходыоединены с третьими входами элеентов 39 и 40 совпадений, при этомыходы триггеров 41 - 43 соединены; входами дешифратора 30.Устройство пуска (Фиг,З) содержит Формирователь 44.импульсов, вход которого соединен с выходом генератора 31 импульсов, три элемента совпадения.45 - 47, первые входы которых соединены с выходом формирователя 44 импульсов, второй вход элемента 46 совпадения соединен с вторым входом элемента 47 совпадения, триггер 48, счетный вход которого соединен с выходом Формирователя 44 импульсов,60 а выходы соединены с вторыми входами элементов 45 и 46 совпадений, и триггер 49, счетный вход котоРого соединен с выходом элемента 47 совпадения, а выходы - с управляющим входом 65 Формирователя 44 импульсов и с входами установки нуля триггеров 41 43 и 48, при этом третий и четвертый входы элемент., 46 совпадения соединены соответственно с выходом компаратора 5 и вторым выходом триггера 41, третий вход элемента 47 совпадения соединен с отдельным выходом дешифратора 30, выходы элементов 45 и 46 совпадений соединены соответственно с тактовыми входами сдвигающего регистра 32 и запоминающего регистра 33, вход установки единицы триггера 49 соединен с шиной "Пуск" 50, а выход элемента 47 совпадения соединен с выходной шиной "Конец преобразования" 51,Устройство работает следующим образом.В исходном состоянии формирователь 44 импульсов закрыт, триггеры 41 - 43, 48 и 49 находятся в нулевом состоянии, ключи 6,7, 14-17 закрыты, сдвигающий регистр 32 находится в режиме "Запись". Выходной аналоговый сигнал поступает на вход ключа 6. При поступлении на шину 50 сигнала "Пуск" триггер 49 переходит в единичное состояние, открывая тем самым Формирователь 44 импульсов и разрешая работу триггеров 41 - 43и 48Последовательность импульсов с.генератора 31 импульсов через формирователь 44 импульсов начинает поступать на входы элементов 45-47 совпадений и счетный вход триггера 48. Первый импульс из этой последовательности проходит через элемент 45 совпадения и поступает на тактовый входсдвигающего регистра 32. По заднему фронту импульса триггер 48 переходит в единичное состояние, подготавливая тем самым прохождение следующего импульса через элемент 46 совпадения, а в младший разряд сдвигающего регистра 32 записывается единица, в остальные же разряды записываются нули. (Подключение информационного входа младшего разряда к шине питания, а информационных входов остальных разрядов к нулевой шине на Фиг.2 не показано ), При этом триггеры 41 и 42 переходят в единичное состояние, Триггер 42 в единичном состоянии переводит сдвигающий оегистр 32 из режима "Запись" в режим "Сдвиг", триггер 41 блокирует работу элемента 46 совпадения,а через дешифратор 30 и .шиАратор 25 они открывают ключ 16 и переводят в режим "Выборка" блок 13 выборки и храненни, на котором начинается процесс запоминания напряжения, обусловленного смещениями нулевых уровней операционных усилителей 2 и 10, Второйимпульс из последовательности импульсов с генератора 31 импульсов через50 55 Результат сравнения входной величины и эталонной, поступающей с выхода циФроаналогового преобразователя 26 на вход ключа 7, сформированный сравнивающим блоком 1. в процессе преобразования управляет работой элемента 46 совпадения,При наличии Разрешающего сигнала с сравнивающегоблока 1 на входе элемента 46 совпадения,четный импульс с формирователя 44импульсов поступает через. элемент 46 совпадения на тактовый вход запоминающего регистра 33. Обеспечивая запись кода с выхода блока 34 элемен-. 60 тон ИЛи в запоминающий регистр ЗЗ.Так 651е элементы 45 - 47 совпадения не проходит, так как элемент 45 совпадения заблокирован триггером 48, элемент 46 совпадения - триггером 41, а элемент 47 совпадения - дешиФратором 30, По заднемуФронту второго импульса триггер 48 переходит н исходное состояние, подготавливая к работе элемент 45 совпадения, Третий импульс из последовательности импульсов снова поступает через 45 элемент на тактовый нход сдвигающего регистра 32. По заднему фронту, третьего импульса единица из младшего разряда сдвигающего регистра 32 передвигается н следующий разряд, Этот про цесс продолжается до тех пор, пока единица в сдвигающем регистре 32 не передвинется вразряд, Номерразряда. определяется временем, необходимым для запоминания блоком 13 вы-20 борки и хранения информации, поступающей на его вход. Очередной импульс элемента 45 совпадения, при наличии единицы вразряде сдвигающего регистра 32, через элемент 38 совпаде ния поступает на вход установки в . нулевое состояние запоминающего регистра 33. По заднему фронту этого импульса запоминающий регистр 33 переходит в нулевое состояние, а еди ница в сднигающем регистре 32 сдвигается в+1 Разряд. При этом еди-ница в +1 Разряде, постоялая чеоез блок 34 элементов ИЛИ на цифроаналоговый преобразователь 26, включает его старший разряд, одновременно переводит триггер 41 в исходное состояние, обеспечивая тем самым работу элемента. 46 совпадения и через дешифратор 30 и шифратор 25 осушест вляет перевод блока 13 выборки и хранения в режим "Хранение", а также выключение ключа 16 и включение ключей 6,7,14 и 15.Таким образом, с появлением единицы в +1 разряде сдвигающего регистра 32 начинается первый этап преобразования аналоговой информации, поступающей на вход ключа 6, в цифровую. как входы блока 34 элементов ИЛИсвязаны с выходами сдвигающего изапоминающего регистров 32 и 33,управляющих работой пиФроаналогового преобразонателя 26, то в процессе преобразования на запоминающемрегистре 33 Формируется цифронойэквивалент нходной величины, Одновременно в процессе преобразованияпроисходит компенсация смещений нулевых уровней операционных усилителей 2 и 10, так как в блоке 13 выборки и хранения смещение нулевыхуровней операционных усилителей 2и 10 заФиксированы соответственно собратным и прямым знаком, а выходыблока 13 выборки и хранения и операционного усилителя 10 соединенысоответственно с неиннертирующим иинвертирующим входами операционногоусилителя 2 через ключ 15 и последовательно соединенные ключ .14 и резис.тор 8. Первый этап преобразованиязаканчивается при наличии единицы н+К разряде (где К - число разрядовв цифроаналоговом преобразователе26) сдвигающего регистра 32 и поступлении на его тактовый вход .импульса с элемента 45 совпадения, которыйв этом случае поступает также черезэлемент 39 совпадения на тактовыйвход выходного запоминающего регистра 35 и информационный вход сдвигающего регистра 32, По заднему Фронтуимпульса с элемента 45 совпадения,цифровой код с запоминающего регистра 33 переписывается в выходнойзапоминающий регистр 35, единица из+К разряда сднигающего регистра 32переписывается в нулевой разряд.При этом триггеры 41 и 43 переходятв единичное состояние, а триггер 42остается в единичном состоянии. Состояния триггеров 41-43 через дешифратор 30 и шифратор 25 обеспечивают перевод блока 13, выборки и хранения из режима "Хранение" в режим"Выборка", выключение ключей 14 и 15и включение ключа 16. Это позволяетзаФиксировать на блоке 13 выборки ихранения наряду со смещением нулевых уровней операционных усилителей2 и 10 нескомпенсированную разностьнапряжений между входной величинойи ее найденным цифровым эквивалентом,заФиксированным на запоминающем регистре 33 и преобразованным в аналоговую величину цифроаналоговымпреобразователем 26. В состав нескомпенсированной разности, входит и величина смещения нулевого уровня суммирующего усилиТеля 2, так,как в это время выходные ши-, ны 20 и 21 отключены ключами 14 и 15 от выходов блока 13 выборки и хранения и операционного усилителя 10 и110203 30 подключенны к нулевой шине шиныпитания не показаны),Таким образом, блоком 13 выборкии хранения запоминаются как нескомпенсированная разность, так и смещение на данный момент времени нулевых уровней операционных усилителей2 и 10, После окончания процессазапоминания на блоке 13 выборки ихранения, т.е. при наличии единицывразряде сдвигающего регистра 32 10и поступлении импульса с элемента45 .совпадения, запоминающий регистр33 переходит в нулевое состояние,единица в сдвигающем регистре 32 переписывается в 1+1 разряд, триггер 1541 устанавливается в нулевое состояние, а состояние триггеров 41-43через дешифратор 30 и шифратор 25обеспечивает перевод блока 13 выборки и хранения из режима "Выборка" 2 Ов режим "Хранениец, выключение ключей 6 и 16 и включение ключей 7,14,15 и 17. С этого момента начинается второй этап преобразования, заключающийся в формировании нониус- Я 5ным блоком, 9 нониусной шкалы дляшкалы цифроаналогового преобразователя 26, в сложении с эталонами,формирующими деления нониусной шкалы, нескомпенсированной разностинапряжений, полученной в процессепервого этапа преобразования, и всравнении полученной суммы с эталонами, формирующими деления шкалы цифроаналогового преобразователя 26, Нониусная шкала формируется из шкалыцифроаналогового преобразователя 26путем умножения значений его эталонов на коэффициент К. Умножение осу-.ществляется на втором этапе преобразования операционным усилителем 10,При этоМ эталоны, вырабатываемыецифроаналоговымпреобразователем26, поступают на его вход через ключ17 и резистор 11. Величина резистора 4511 выбирается из условия обеспечения умножения операционнымусилителем 10 эталонов, поступающих на еговход, на коэффициент К, КоэффицинтК можно выразить через число разрядов используемого цифроаналоговогопреобразователя.Если через и обозначить числоразрядов, не учитывая знакового, цифроаналогового преобразователя, то величину кванта используемого преобразователя можно определить как О/2",гдеО - максимальное значение преобразуемого входного напряжения,. а преобразователя с удвоенной разрядностьюкак О/2 2", Квант нониусной шкалы ра Овен кванту используемого преобразователя, уменьшенному на величинукванта преобразователя с удвоеннойО Оразрядностью, т.е,3,121ОС другой стороны 1= вК Следовательно, --- .: - К,откуда Н:1- - т.е.О а О 12 п 22 в 2 пК всегда меньше единицы. Например.при использовании трехразрядногоцифроаналогового преобразователя Кравен 78, Сложение эталонов нониусной шкалы с некомпенсированной раз-ностью происходит на суммирующем усилителе 2, на который они.поступаютсоответственно с выхода операционно-,го усилителя 10 через ключ 14 и свыхода блока 13 выборки и хранениячерез ключ 15. При этом полярностинониусной шкалы и нескомпенсированной разности на выходе блока 13 выборки и хранения должны быть противоположны, так как они поступаютна различные входы операционногоусилителя 2. Это обеспечивается работой знакового разряда цифроаналогового преобразователя.Например, при входном сигналеположительной полярности и нулевомуровне, поступающем с цифроаналогового преобразователя 26, на выходеоперационного усилителя 2 получается отрицательный уровень сигнала,который через компаратор 5, устройства 28 пуска и блок 29 формированиякода обеспечивает формирование отрицательных эталонов с выхода цифроаналогового преобразователя 26, Нескомпенсированная разность в концепервого этапа преобразования окажется при этом отрицательной полярности на выходе операционного усилителя 2 и положительной полярности навыходе 13 блока выборки и хранения.На втором этапе преобразования принулевом уровне с цифроаналоговогопреобразователя 26 на выходе операционного усилителя 2 формируется положительный уровень сигнала, так какнескомпенсированная разность положительной полярности с блока 13 выбОрки и хранения поступает на неинвертирующий вход операционного усилителя 2, следовательно, цифроаналоговыйпреобразователь 26 начинает формировать эталоны положительной полярности, которые поступают на инвертирующий вход операционного усилителя 10и на выходе его получаем нониуснуюшкалу отрицательной полярности,Таким образом, в рассмотренном случае на втором этапе преобразования на инвертирующий вход операционного усилителя 2 поступают эталоныположительной полярности -е цифроаналогового преобразователя 26 и эталоны отрицательной полярности с .нониусного блока 9, а на неинвертирующий вход нескомпенсированная разность положительной полярности, т,е. происходит сравнение эталонацифроаналогового преобразователя2 б с сигналом, являющимся суммой, сформированной из. эталона нониусной шкалы и нескомпенсированной разности,Одновременно, как и на первом этапе преобразования. происходит компенсация смещения нулевых уровней операционных усилителей 2 и 10, Полныйпроцесс сравнения на втором этапе зпреобразования аналогичен процессусравнения нй первом этапе преобразования (фиг,4 т, На фиг.4 б,в и ь приведен процесс сравнения для трех значений нескомпенсированной разностипри использовании трехразрядного,не считая знакового, цифроаналогового преобразователя,Рассмотрим процесс сравнения дляодного значения нескмопенсированнойразности, например, приведенного нафиг,4 б, После первого этапа преобра Озования (Фиг,4 е был получен код101 и нескомпенсированная разность41. На Фиг, 4 а, в и г в каждой пареизображенных уровней нижний уровеньсформирован нониусным блоком 9. по от,-25ношению к верхнему, т.е. получен изверхнего путем умножения его наК= 7/8, Вертикальной чертой над нижним уровнем показана нескомпенсированная разность, полученная на первом этапе преобразования На фиг,4видно, что для этого значения нескомпенсированной разности сформировался код 010.Таким образом, результирующийкод равен 101010, Второй этап преобразования заканчивается при наличии единицы в +К разряде сдвигающего регистра 32 и поступлении импульса с элемента 45 совпадения наего тактовый вход. 40По заднему фронту импульса элемента 45 совпадения, поступающеготакже через элемент 40 совпаденияна тактовый вход выходного запоминающего регистра 36 и счетный вход 45триггера 42, цифровой код запоминающего регистра 33 переписывается ввыходной запоминающий регистр Зб, асдвигающий регистр 32 и триггеры 42и 43 переходят в нулевое состояние. 5 ОНулевое состояние триггеров 41-43через дешифратор 30 и шифратор 25обеспечивает вьтютючение ключей 6,7,14 - 17, а через дешитратор 30 подготавливает к работе элемент 47 совпадения, Очередной импульс с Формирователя 44 импульсов ноступает через элемент 47 совпадения на счетный вход триггера 49 и на выход- нута шину "Конец преобразования" 51,По заднему Фронту этого импульсатриггер 49 перехоцит в нулевое состояние и блокирует работу Формирователя 44 импульсов, На этомпреобразование входной величины вцифровую форму заканчивается, Конечный результат хранится в выходныхзапоминающих регистрах 35 и Зб,выходы которых подключены к выходным шинам 37,Таким образом, в отличие от известных аналого-цифровых преобразователей поразрядного кодирования,предлагаемое устройство позволяетпри заданной разрядности цифроаналогового преобразователя уменьшитьпогрешность квантования по уровнюдо погрешности, получаемой при использовании цифроаналогового преобразователя с удвоенной разрядностью,т.е, уменьшение погрешности квантования по.уровню происходит в 2" раз,где и - число разрядов, не считаязнакового, используемого цифроаналогового преобразования. Одновременноповышается точность преобразованияза счет двухкратной, за время преобразования, коррекции дрейфа нулясуммирующего усилителя, которая обеспечивается в процессе преобразованиянониусным блоком,Кроме того, предлагаемое устройство позволяет сократить при использовании его в системах сбора данныхвремя, необходимое на переключениеего входа с одного канала на другой,так как это переключение можно произвести в период второго этапа преобразования, когда вход устройства отключен от входа суммирующего усилителя, что позволяет повысить скорость обработки данных,Предлагаемое устройство может найти широкое применение в различных информационно-измерительных системах с преобразованием аналоговой информации в дискретную,