Селектор импульсов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (11) 4 НОЗК САНИЕ ИЗОБРЕТЕНИЯ и К (53 (56 9 1 СР 2. ть-,ользо сисослеов на ретезКГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ А ВТОРСКОМУ СВИДЕТЕЛЬСТ(57) Изобретение может быть испвано в радио- и оптоэлектронныхтемах выделения периодической пдовательности импульсных сигналфоне случайных помех. Цель изобния - расширение функциональныхможностей за счет обеспечения с ции нескольких последовательностей с одинаковым периодом при одновремен ном повышении надежности. Для этого в селектор импульсов, содержащий генератор 1 тактовой частоты, первый элемент ИЛИ-НЕ 2, триггеры 3 - 5, элемент 6 совпадения, дополнительно введены одноразрядная статическая па мять 7, элемент ИЛИ 8, счетчик адреса 9, второй элемент ИЛИ-НЕ 10, двух разрядный дешифратор 11 и двухразряд ный счетчик 12. Изобретение позволяе селектировать несколько последовател ностей с одинаковым периодом при исключении накопления погрешности уста ковки периода селектируемой последовательности, что повышает надежность селектора в работе. 2 ил1 13471Изобретение относится к импульснойтехнике, в частности к селекторамимпульсов, и может быть использованов радио- и оптоэлектронных системах5выделения периодических последовательностей сигналов на Фоне случайныхпомех,Цель изобретения - расширение функциональных возможностей селектора засчет .обеспечения селекции несколькихпоследовательностей с одинаковым периодом при одновременном повьппениинадежности.На фиг. 1 представлена функциональ ная структурная схема селектора импульсов; на фиг. 2 - временные диаграммы его работы.Селектор импульсов содержит генератор 1 тактовой частоты (ГТЧ), первый элемент ИЛИ-НЕ 2, первый 3, второй 4 и третий 5 триггеры, элемент бсовпадения, одноразрядную оперативнуюстатическую память 7, элемент ИЛИ 8,счетчик 9 адреса, второй элемент ИЛИ ВНЕ 10, двухразрядный дешифратор 11,двухразрядный счетчик 12, Выход генератора 1 тактовой частоты подключенк входу двухразрядного счетчика 12,выход первого разряда которого подключен к первому управляющему входудешифратора 11, а выход второго разряда - к второму управляющему входудешифратора 11Первый и второй выходы дешифратора 11 подключены к входам первого элемента ИЛИ-НЕ 2, а втоЭБрой и третий выходы дешифратора 11к входам второго элемента ИЛИ-НЕ 10,Выходы первого 2 и второго 10 элементов ИЛИ-НЕ подключены соответственнок входу выборки и входу "Запись -считывание" оперативной памяти 7. Первые входы первого 3 и третьего 5 триггеров подключены к первому выходу, апервый вход второго триггера 4 - к45третьему выходу дешифратора 11. Вто-,рой вход первого триггера 3 подключен к входу селектора импульсов, авыход - к информационному входу одноразрядной оперативной памяти, Вторыевходы которого 4 и третьего 5 триггеров Подключены соответственно к выходам одноразрядной оперативной памяти 7и второго триггера 4, Выходы второго 4и третьего 5 триггеров подключены квходам элемента ИЛИ 8, выход которого 55подключен к второму входу элемента 6совпадения, первый вход которого подключен к входной 13, а выход - к вы 75ходной 14 шинам селектора импульсов.Второй выход дешифратора подключенк входу счетчика 9 адреса, выходыкоторого подключены к соответствующим адресным входам оперативной ста-,тической памяти 7,Селектор импульсов работает следующим образом.В исходном состоянии все триггеры3 - 5 находятся в. состоянии логического "0", информационный вход и выход одноразрядной оперативной статической памяти 7 подключается последовательно к каждой ячейке памяти, изкоторых считывается в триггер 4 ивновь записывается из триггера 3 ло"гической "0".ГТЧ 1 вырабатывает импульсы, определяющие циклический режим работыоперативной памяти 7 и триггеров 3 - 5,Импульсы ГТЧ (фиг. 2 о), пройдя двухразрядный счетчик 12 поочередно с выходов первого и второго разрядовсчетчика 12, поступают на управляющиевходы двухразрядного дешифратора 11.На выходах дешифратора 11 циклическипоявляются импульсы, соответствующиепервому, второму, третьему, четвертому импульсам ГТЧ. Последовательностьэтих четырех импульсов, управляющихработой оперативной памяти 7, составляет цикл.Первый импульс цикла - импульс спервого выхода дешифратора 11, поступая на первые входы первого 3 и третьего 5 триггеров, осуществляет ихсброс и, воздействуя через первыйэлемент ИЛИ-НЕ 2 на вход выборки оперативной памяти 7, логическим "0"(Фиг. 2 ) обеспечивает запрет обменаинформацией с ячейками памяти, Устройство подготавливается таким образом к дальнейшей работе.Второй импульс цикла - импульс свторого выхода дешифратора 11 черезпервый 2 и второй 10 элементы ИЛИ-НЕсоответственно логическим "0" (Фиг.2,3 ) обеспечивает запрет обмена информацией и режим считывания. Этотимпульс (фиг. 2 ) действует на входсчетчика 9 адреса, который осуществляет изменение адреса ячейки оперативной памяти 7.Третий импульс цикла - импульс свторого выхода дешнфратора 11, поступая на первый вход второго триггера 4, передним фронтом обнуляет триг-гер, подготавливая к приему новойз 13471 логической информации, а через второй элемента ИЛИ-НЕ 10 логическим "0" держит оперативную память 7 в режиме считывания . На входе выборки оперативной памяти 7 логическая "1" с первого элемента ИЛИ-НЕ 2 снимает запрет на обмен информацией с подключенной ячейкой памяти. Происходит считывание из ячейки памяти .записанной информации, которая заносится по второму входу во второй триггер 4.В течение четвертого такта импульсы с выходов.дешифратора 11 не поступают, оперативная память 7 логическими "1" (фиг. 2,В) с выходов элементов ИЛИ-НЕ 2 и 10 поддерживается в состояниях "Разрешение на обмен", "Запись". Происходит запись логической информации, поступающей 20 на вход оперативной памяти 7 с выхода первого триггера 3, в ту же ячейку, из которой производилось считывание, Частота ГТЧ 1 и объем оперативной памяти 7 выбираются таким образом, чтобы выполнялось соотношение4(Ис+1)Т= ----Эгде Т - период селектируемой последовательности; 30И - количество ячеек оперативнойспамяти;Й - частота ГТЧ. Селектор импульсов, содержащий генератор тактовой частоты, элементИЛИ-НЕ, три триггера, элемент совпадения, первый вход которого подключенк входной, а выход - к выходной шине,о т л и ч а ю щ и й с я тем, что,с целью расширения функциональных воз.можностей за счет обеспечения селекции нескольких последовательностейс одинаковым периодом при одновременном повышении надежности, в неговведены одноразрядная оперативная 35статическая память, элемент ИЛИ,счетчик адреса, второй элемент ИЛИ-НЕ,двухразрядный дешифратор, двухразрядный счетчик, причем выход генераторатактовой частоты подключен к входудвухразрядного счетчика, выход первого разряда которого подключен кпервому управляющему входу дешифратора, а выход второго разряда - к второму управляющему входу дешифратора,первый ивторой выходы которого подключены к соответствующим входам первого элемента ИЛИ-НЕ, выход которогоподключен к входу выборки одноразрядной оперативной памяти, второй итретий выходы дешифратора подключенык соответствующим входам второго.элемента ИЛИ-НЕ, выход которого подключен к входу "Запись-считывание" одно" ББразрядной оперативной памяти, к первому выходу дешифратора подключеныпервые входы первого и третьего триггеров, второй выход дешифратора подключен к входу счетчика адреса, выВходной импульс (фиг. 2 д) записывается в первый триггер 3 (фиг.2 е) и затем переписывается в подключенную ячейку памяти. После записи осуществляется сброс первого триггера 3 и смена адреса ячейки - селектор готов к приему следующих импульсов. Записанная информация считывается из ячейки памяти через время, от начала такта записи равное4 И -1- 5ГСчитанная информация последовательно записывается (фиг. 2 ж,) во второй 4 и третий 5 триггеры, Второй триггер 4 сбрасывается через четыре такта после взвода, третий - на два такта позже второго. Записанный импульс с выходов триггеров 4 и 5 через элемент ИЛИ 8 поступает на второй вход элемента 6 совпадений, давая разрешение на прохождение на выход селектора поступающего входного импульса в течение шести тактов, что позволяет не терять импульсы, моменты прихода которых совпадают с границей четвертого и первого тактов.Таким образом, каждый пришедший импульс формирует импульс разрешения на прохождение импульса, отстающего от него на селектируемый период, что позволяет селектировать несколько последовательностей с одинаковым периодом, не приводит к нежелательному накоплению погрешности установки периода селектируемой последовательности. Тем самым значительно расширяются функциональные возможности и надежность селектора. Использование последовательного включения нескольких селекторов позволяет значительно,. уменьшить вероятность ложного захвата и, следовательно, дополнительно повысить надежность селекции. Формула изобретения5 134 ходы которого подключены к соответствующим адресным входам одноразрядной оперативной памяти, третий выход дешифратора подключен к первому входу второго триггера, второй вход первого триггера подключен к входной шине, а выход - к информационному входу одноразрядной .оперативной памяти,а ставитель А.Сазоновхред И Попович Корректор М. Демчик тор И,Шулла раж 899Государселам изо Заказ 5127 П дписноеета СССРрытийя наб., д. 4 НИИПИ по 13035венного ком ретений и о Ж, Раушс осква,едприятие, г,ужгород, ул тная,Производственно-полиграфичес 7175 6выход которой подключен к второму входу второго триггера, выход которого подключен к второму входу третьего триггера, а выходы второго и третьего 5триггеров подключены к соответствую-.щим входам элемента ИЛИ, выход которого соединен с вторым входом элемента совпадения.