Устройство для функционального контроля цифровых интегральных схем

(51 СВРИ);ЦПИСАНИЕ ИЗОБРЕТЕ ВИДЕТЕЛЬСТВУ К АВТОРСКО ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Пензенский филиал Всесоюзного научно-исследовательского технологического института приборостроения (72) Г,И.Лобанов, В.В, Данилов и В,С. Пункевич(56) Авторское свидетельство СССР 11 1149194, кл, С 01 К 31/28, 1985.Авторское свидетельство СССР 1 1109687, кл, С 0 1 К 31/28, 1983. (54) УСТРОЙСТВО ЛЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОПЯ ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ (57) Изобретение позволяет повысить точность контроля интегральных схем. Устройство содержит блок 1 аналоговых компараторов,выполненныи на усилителях 2 и 3, элементы памяти, выполненные на триггерах 4 и 5, элемент 9 задержки, триггеры 6 - 8, источники 19 и 20 опорных напряжений икомпаратор 10, выполненный на элементах И 11 и 1 2 и элементе ИЛИ 13,.Введением элемента 21 задержки и коммутатора 22 обеспечивается запись эталонной и управляемой информации в соответствующие триггеры 4 и 5 в моменты времени, когда данная информациядостоверна, Тем самым исключается зона недостоверности контроля, что позволяет проводить испытания с повышенной частотой контроля, вплоть до100 МГц, при длительности строб-импульса 3, 4 нс, 2 ил,опорных напряжений, задающих программируемые значения логических уровней" 1" и "0" соответственно, выходы усилителей 2 и 3 сон;,:ценыпервымивходами триггеров и 5 памяти, вторые входы которых с,едицецы с первымуправляющим входом 5 устройства,входом второго эле.ента 21 задержкии первым входом второго коммутатора22, второй вход которого соединен свыходом второго элемента 21 задержки,третий вход - с четвертым управляющим входом 23 устройства, а выходс входом первого элемента 9 задержкии С-входами триггеров 7 и 8. Выходытриггеров 4 и 5 соединены с первымивходами логических элементов И 11,12, образующих первый и второй входы первого коммутатора 1 О, выходытриггера 7 соединены с вторыми входами элементов И 11, 12, образующихтретий и четвертый входы первого коммутатора 10, выходы элементов И 11,50 55 1 13 3783Изобретение относится к контрольно-измерительной технике и может быть использовано в устройствах контроля динамического функционирования больших интегральных схем,Целью изобретения является повышение точности контроля путем исключения зон неопределенцого состояния узлов устройства.10На фиг, 1 изображена схема устройства для функционального контроляцифровых интегральных схем по одномувыводу; на фиг, 2 - временные диаграммы, поясняющие работу устройства.Устройство содержит блок 1 аналоговых компараторон, состоящий из первого и второго компараторов, выполненных на усилителях 2 и 3, первый ивторой элементы памяти, выполненныена триггерах 4 и 5 соответственно,триггеры 6-8, первый элемент 9 задержки, первый коммутатор 10, выполненный на элементах И 11, 12 ИЛИ 13,информационный вход 14, первый, второй и третий управляющие входы 15- 17устройства, выход 18 устройства,источники 91 (ц , ) и 20 (ц ап 1) опорных напряжений, второй элемент 21 задержки, нторой коммутатор 22, четвер- отый управляющий нхол 23 устройства.Объепинеццые входы усилителей 2 и3 блока 1 ацалогоньгх компараторов являются информационным входом 14 устройства, вторые входы усилителей 2 и353 соединены с источниками 19 и 20 Я 212 через 1 лемент И.1 И 13 соединены с выходом первого коммутатора 10, соединенного с Л-входом первого триггера 6, С-вход которого соединен с выходом перного элемента 9 задержки, К-вход - с выходом триггера 8, выход триггера 6 является выходом 18 устройства, первые входы триггеров 7 и 8 соединены с управляющими входами 16 и 17.Вход 15 служит для подключения источника строб-импульсов вход 16 для подключения источника эталонной инФормации, вход 17 - для подключения источника управляющих сигналов записи - считывания ицФормации, вход 23 для подключения источника управляющихсигналов, в качестве которого может быть использован блок памяти, подключенный к информационной шине ЭВМ, а выход 18 - для подключения средств обработки инФормации - результатаконтроля.Устройство для Функционального контроля цифровых интегральных схем работает следующим образом.На инФормационцый вход 14 устройства поступает выходной сигнал с испытуемой микросхемы с заданной частотой контроля (фиг, 2 а), В блоке 1 . аналоговых компараторон происходит сравнение выходных сигналов микросхемь 1 с логическими уровнями 1 и 0 з ада н аемыми источниками 1 9 и 2 О опорных напряжений , Н а управляющий вход 1 6 и , следов атель но , н а первый вход триггера 7 поступает сигнал эталонной и цфо рма цни ( фи г, 2 г ) , ц а управляющий вход 1 7 постоянно поступает сигнал разрешения контроля , упр анляюший р а- ботой выходного триггера 6 , Н а управляющийй вход 2 3 подается сигнал уп р анле ния работой второго комму т а т ор а 2 2 , Этот сигнал управляет р аб о т ой второг о блока к омму т а тор а 2 2 таким о б р аз ом , что ц а е г о выход проходит строб- импульс либо непосредственно с входной клеммы 1 5 ( Фиг . 2 д , пунктиром) , если е г о м е с то и оложе ни е н а временной диаграмме работы устройства н е п риходится н а зону н е опре д еле нно с ти з т алон н ой информации , либо через в торой блок 2 1 задержки , величина которой выбирается несколько б ол ьше м ак симал ьц о возможной величины зоны н е опре дел е н н о с ти эталонной инФормации .С приходом строб -импульса н а упр анляющий вход 1 5 ( Фи г . 2 б ) и, след о 1337838вательно, на вторые входы три геров 4 и 5 в последние записывается информация, установленная в данный момент на выходах усилителей 2 и 3 соответственно (фиг, 2 в).Эталонная информация (фиг. 2 г) записывается в триггер 7 (на С-вход триггера 7 поступает в данном случае строб-импульс, задержанный элементом 2 1 задержки, так как в случае подачи на С-вход триггера 7 незадержанного строб-импульса триггер 7 будет находиться в неопределенном состояниивследствие того, что время смены 15 эталонной информации совпадает с моментом действия строб-импульса), с выхода которого она поступает в первый коммутатор 10 (фиг, 2 е, информация на прямом выходе), разРешая прохождение сигналов с выходов триггеров 4 и 5 на вход выходного триггера 6, Строб-импульс с выхода второго коммутатора 22 через первый элемент 9 задержки (значение которой выбирает ся несколько большим величины времени переключения триггера 7 и элементов первого коммутатора 10) поступает на второй вход триггера 6 (фиг, 2 э), разрешая запись информации с выхода о первого коммутатора 10 (фиг. 2 ж), Если контролируемая информация на выводе испытуемой схемы соответствует по своим логическим уровням заданным значениям "0" и "1" а также соответ 135 ствует своему ожидаемому местоположению, фиксируемому строб-импульсом, и длительность импульса соответствует длительности эталонного сигнала, то на выходе триггера 6 сигнал отсутствует. Это означает, что контролируемая цифровая микросхема функционирует верно (фиг, 2 и), В противном случае на выходе триггера 6 формируется сигнал несоответствия выходной информации контролируемой микросхемы заданным требованиям, т,есигнал "Брак. Таким образом, в устройстве обес 50 печивается запись эталонной информации и управляющей информации в соответствующие триггеры памяти в моменты времени, когда данная информациядостоверна, Тем самым исключается зона недостоверности контроля, что позволяет проводить испытания с повышенной частотой контроля, вплоть до 100 МГц (при длительности строб-импульса 3,4 нс),Формула изобретенияУстройство для функционального контроля цифровых интегральных схем, содержащее блок аналоговых компараторон", включающий первый и второй компараторы, объединенные входы которых являются информационным входом устройства, а выходы соединены с соответствующими первыми входами первого и второго элементов памяти, выходы которых подключены соответственно к первому и второму входам первого коммутатора, выход которого соединен с И-входом первого триггера, выход которого является выходом устройства, объединенные вторые входы элементов памяти являются первым управляющим входом устройства, первый элемент задержки, выход которого подключен к С-входу первого триггера, второй триггер, П-вход которого является вторым управляющим входом. устройства, а инвертируюший и прямой выходы подключены соответственно к третьему и четвертому входам первого коммутатора, третий триггер, Р-вход которого является третьим управляющим входом устройства, а выход соединен с К-входом первого триггера, отличающееся тем, что, с целью повышения точности контроля, в него введены второй элемент задержки и второй коммутатор, первый вход которого соединен с первым управляющим входом устройства и с входом второго элемента задержки, выход которого подключен к второму входу второго коммутатора, выход которого соединен с входом первого элемента задержки и С-входом второго и третьего триггеров, третий вход второго коммутатора является четвертым управляющим вхопом устройства.1337838 г оставитель В. Юхлиекред М. Ходанич актор И, Рыбченк оррек Тяско Заказ 4127/4 Тираж 730ударственного комитет изобретений и открыт а, Ж, Раущская наб Подписно И Г по делам113035, Моск Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектна