Устройство для приема дискретных сообщений

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 09) И) А 1 51)4 4 2 срр)ъ. г;з 3 11 АНИЕ ИЗОБРЕТЕ СТВУ отехниче скийМ. А. Бончфомин 1 О,и,я фазораз язь, 1979 МА ДИСКРЕТНЫХ ся к электр - повышение,13 и 17 сдв блок с я (БУ) ередаМГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ АВТОРСКОМУ СВИДЕТ(71) Ленинградский элекинститут связи им, профБруевича(54) УСТРОЙСТВО ДЛЯ ПРИСООБЩЕНИЙ. дискриминаторов 12, 13 и 14 на про-тяжении каждой КК заполняют регистры15, 16 и 17, После приема последнегоэл-та КК содержимое регистров 15, 16и 17 поочередно (в любой последовательности) через коммутатор 18, который управляется БУ 21, передаетсяв декодер 19. Декодер 19 производитобнаружение ошибок в поступающих внего КК и, если ошибки не обнаружены, БУ 21 прекращает дальнейшую передачу КК в декодер 19 и вырабатывает сигнал, по которому декодированнаябезошибочная КК передается на выходустр-ва для использования ее потребителем, Если во всех трех КК декодером 19 обнаружены ошибки, то БУ 21вырабатывает сигнал об ошибочном приеме, Цель достигается введением дискриминаторов 3 и 4, регистров 15,16 и 17, коммутатора 18 и БУ 21. Дана ил. выполнения декодера 19 и БУ 21,2 ил,1 13Изобретение относится к электросвязи и может использоваться при приеме дискретных сообщений, закодиро-.ванных кодом, позволяющим обнаруживать ошибки, и передаваемых при помощи сигналов с фазоразностной модуляцией второго порядка по каналамс неопределенной и нестабильной несущей частотой.Цель изобретения - повышение помехоустойчивости.На фиг. 1 изображена структурнаяэлектрическая схема предлагаемогоустройства; на фиг, 2 - структурнаясхема декодера и блока управления.Устройство содержит элемент 1 задержки, фаэовращатель 2, перемножители 3 и 4, интеграторы 5 и 6, перемножители 7 и 8, блоки 9 и 10 задержки, сумматор 11, дискриминаторы12 - 14 полярности, регистры 15 - 17сдвига, коммутатор 18, декодер 19,блок 20 синхронизации, блок 21 управления. Декодер 19 состоит из дешифратора 22, регистра 23 сдвига, блока24.обнаружения ошибок, Блок 21 состоит из задающего генератора 25, КЯтриггера 26, счетчика 27, элементовИ 28 - 30, элемента ИЛИ 31,Устройство работает следующим образом.Совокупность элемента 1 задержки, перемножителя 3 и интегратора 5 образует автокорреляционный демодулятор сигналов с ФРМ первого порядка (ФРМ), в котором отсутствует выходной дискриминатор полярности. Этот модулятор рассчитан на прием сигналов с частотой, удовлетворяющей соотношениюыТ 21 сН, 1 с=О).+ 1, + 2,(1)где щ - частота сигнала;Т - длительность посьгггки,Аналогично совокупность блока 1 задержки, фазовращателя 2 перемножителя 4 и интегратора 6 образует автокорреляционный демодулятор сигналов с частотой, удовлетворяющей соотношениюЛ (21 с+0)5)й, 1 с=О) + 1) ) 2 (2) Если выполняются соотношенияыТ (21 с+1)й) 1 сО) ) 1, +2,, (3) для первой совокупности имТ"(21 с)5)п) 1 с О)+ 1, ) 2 (4)22499 3для второй, то эти демодуляторы обеспечивают ту же помехоустойчивость инверсных решений. Если принять решения о знаках сигналов на выходах интеграторов 5 и 6 (о знаках косинусов первых разностей фаз) по правилу О, если соз Ч О,1 и 1, если соз 4 с с О,(5) О где- двоичный символ, соответствующий первой разностифаз й ц на и-й посылке 15 сигнала,и перекодировать их в значения знаков косинусов вторых разностей фазпо правилу 1, = 1"+ 1", шос 1 2, (6) 20где 1 - двоичный информационный символ, соответствующий второй разности фаз на и-й посылке сигнала,25 то можно получать два демодуляторасигналов с ФРМ, рассчитанные на работу при выполнении соотношений(7) 30 для первого и Л=(1 с+0)5)и) 1 с=0,1 1, с 2, , (8) для второго демодуляторов соответственно, причем их помехоустойчивостьбудет близка к помехоустойчивостиавтокорреляционного демодулятора сигналов с ФРМ.Легко убедиться, что совокупностьперемножителя 7, блока 9 задержки идискриминатора 13 полярности, а также40перемножителя 8, блока 10 задержки идискриминатора 14 полярности выполняют операции, эквивалентные принятиюрешения о знаках косинусов первыхразностей фаз по правилу (5) и последующего перекодирования их последовательностей в последовательности знаков косинусов вторых разностей фазпо правилу (6). Таким образом, дискретные последовательности на выходах50 дискриминаторов 13 и 14 полярностипри выполнении соотношений (7) и (8)соответственно являются последовательностями элементов передаваемых кодовых комбинаций,Последовательности с выходов всехтрех дискриминаторов 12-14 полярно-,сти на протяжении каждой кодовойкомбинации заполняют регистры 15з 13224 17 сдвига, на которые входы которых поступают импульсы тактовой синхронизации, После приема последнего элемента кодовой комбинации содержимое этих регистров поочередно в лю 5 бой последовательности) через коммутатор 18 передается через декодер 19, причем передача каждой комбинации может осуществляться в зависимости от способа реализации декодера по О следовательно (посимвольно) или параллельно (все символы комбинации сразу), Коммутатор 18 управляется сигналом с первого выхода блока 21 управления, запуск которого произ водится совместно с запуском декодера 19 импульсов блоковой синхронизации. Декодер 19 производит обнаружение ошибок в поступающих в него комбинациях. В этом случае, если в 2 О переданной в декодер комбинации ошибки не обнаружены, о чем свидетельствует сигнал на втором выходе декодера, блок 21 управления прекращает дальнейшую передачу комбинаций в деко дер 19 и вырабатывает на своем втором выходе сигнал, по которому декодированная безошибочная комбинация передается на первый выход устройства для использования ее потреби- Зо телем, Если во всех трех комбинациях декодером 19 обнаружены ошибки, блок 21 управления на третьем выходе вырабатывает сигнал об ошибочном приеме,35 Формула изобретенияУстройство для приема дискретных сообщений, содержащее два канала, каждый из которых состоит из после О довательно соединенных первого пере- множителя, интегратора и второго перемножителя, второй вход которого соединен с выходом интегратора через 99 4блок задержки, выходы вторых перемножителей соединены с входами сумматора, выход которого соединен с входомдискриминатора полярности, первыевходы первых перемножителей, входэлемента задержки и вход блока синхронизации объединены и являютсявходом устройства, причем выход элемента задержки соединен с вторымвходом первого перемножителя первого канала и через фазовращатель свторым входом первого перемножителявторого канала, первый выход блокасинхронизации соединен с вторыми входами интеграторов, второй выход блока синхронизации соединен с первымвходом декодера, первый выход которого является первым выходом устройства, о т л и ч а ю щ е е с я тем,что, с целью повышения помехоустойчивости, введены блок управления,коммутатор, регистр сдвига, а такжев каждый канал последовательно соединенные дискриминатор полярности ирегистр сдвига, причем выход второгоперемножителя в каждом канале соединен с входом дискриминатора полярности, выходы всех регистров сдвигасоединены с входами коммутатора, выход которого соединен с вторым входом декодера, третий вход и второйвыход которого соединены соответственно с первыми выходом и входомблока управления, вторые вход и выход которого соединены соответственно с вторым выходом блока синхронизации и управляющим входом коммутатора, выход дискриминатора полярностисоединен с входом регистра сдвига,первый выход блока синхронизации соединен с управляющими входами всехрегистров сдвига, причем третий выход блока управления является вторымвыходом устройства.1322499 ставитель Н. Лазаревахред М.Моргентал Корректор яско Пап кт Тираж 63 сударственног м изобретений ква, Ж, Ра исно Зака и