Запоминающее устройство с самоконтролем

.с АНИЕ ИЗОБРЕТЕНИЯ ВТОРСКОМУ СВИДЕТЕЛЬСТВУ О СС 77 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам со встроенными аппаратными средствами контроляи отладки, и может быть использованов качестве оперативной памяти ЭВМ,Цель изобретения - повышение быстродействия устройства за счет уменьшения времени локализации неисправности устройства. Устройство содержитблоки памяти, блок контроля, коммутаторы, блок управления, сумматор помодулю два, счетчик, блок индикациииблок местного управления. 1 з.п.ф-лы, 1 ил.10 15 20 25 ЗО 35 40 4 12Изобретение относится к вычислительной технике, в частности к запоминающим устройствам со встроенными аппаратными средствами контроля и отладки, и может быть использовано в качестве оперативной памяти ЭВМ.Цель изобретения - повышение быстродействия устройства.На чертеже представлена структурная схема устройства.Устройство содержит первый блок 1 памяти, блок 2 контроля, первый коммутатор 3, второй коммутатор 4, блок 5 управления, второй блок 6 памяти, сумматор 7 по модулю два, третий коммутатор 8, блок 9 местного управления, в который входят первый триггер 10, второй триггер 11, имеющий выход 12 элемент И 13, третий триггер 14, четвертый триггер 15, информационные входы 16 устройства, управляющий вход 17 устройства, вход режима 18 устройства, вход 19 сброса устройства, первый спнхровход 20 устройства, второй синхровход 21 устройства, информационные входы 22 устройства, первый контрольный выход 23 устройства, второй контрольный выход 24 устройства, Устройство также содержит счетчик 25 и блок 26 индикации.Устройство работает следущим образом.В начальный момент времени на вход 19 сброса устройства поступает сигнал сброса, устанавливающий триггеры 1 1 и 15 в состояние отсутствия ошибки.В блок 1 памяти записывается псевдослучайная последовательность слов, включающая как информационные разряды, так и соответс.вующие им вычисленные ранее контрольные раэряцы, например, по модулю три. Считываемая из блока 1 памяти информация поступает на информационные выходы 22 устройства, а также на вхоцы блока 2контроля, сопоставляющего информационную и кон.рольную часть слов и вырабатывающего сигнал контроля, поступающий на первый контрольный выход 23 устройства. В блоке 5 управления, реализованном, например, в виде тумблерных переключателей, имеющих два положения "0" и "1", задается двоичный код К. Этот код поступает на вход коммутатора 8. С выхода коммутатора 8 код К поступает на адресные входы коммутаторов 3 и 4, выбирающих при этом сигналы с входа и 77216 з выхода к-го разряда блока 1 памяти. С выхода коммутатора 3 сигнал заносится в одноразрядный блок 6 памяти, устроенный подобно части блока 1 памяти, хранящей один разряд, С выхода коммутатора 4 и выхода блока 6 памяти поступают на входы сумматора 7 по модулю два, вырабагывающего сигнал . проверки-го разряда блока 1 памяти. Этот сигнал поступает на контрольный выход 24 устройства.Сигналы контроля и проверки с выходов блока 2 контроля и сумматора 7 по модулю два поступают также на одни иэ входов соответственно первого 10 и третьего 14 триггеров (например, выполненные в микросхеме 133 ТМ 2). На другие входы этих триггеров поступают (через второй 21 синхровход устройства) синхросигналы, имеющие частоту, совпадающую с частотой поступления слов псевдослучайной последовательности на информационные входы 16 устройства.Запись сигналов контроля и проверки в первый 10 и третий 14 триггеры происходит по завершению переходных процессов переключения в блоке 2 контроля и сумматоре 7 по модулю два. С выходов первого 10 и третьего 14 триггеров сигналы контроля и проверки поступают на установочные входы соответственно второго 11 и четвертого 15 триггеров.Второй 11 и четвертый 15 триггеры 8 апоминают значения этих сигналов при обнаружении ошибки на первом 23 и втором 24 контрольных выходах устройства и поцают их, а также код К с выхода коммутатора 8 на вход 26 индикации. Блок индикации высвечивает состояния сигналов контрвля и про.верки к-го разряда блока 1 памяти, а также код К при единичном значении сигнала контроля (сигналы контроля и проверки имеют единичное значение при наличии ошибки) .Задание кода К посредством блока 5 (в соответствуюшем режиме) позволяет определить значения сигнала проверки для всех интересующих пользователя разрядов К блока 1 памяти (при многократном повторении псевдослучайной последовательности), проанализировать вид сигналов проверки и контроля, подключая осциллограф к второму 24 и первому 23 контрольным выходам устройства, увидеть наличие ошибки регистрируемой этимисигналами, а также код К на блоке26 индикации.В другом (автоматическом) режимезадания кода К этот код поступает навыход коммутатора 8 с выхода счетчика 25. Переход к автоматическому режиму происходит инвертированием сигнала, поступающего на управляющийвход коммутатора 8 через вход 18 режима устройства.На первый синхровход 20 устройства подаются сигналы, имеющие частоту,совпадающую с частотой поступленияпсевдослучайной последовательностина информационные входы 16 устройства,15Эти сигналы подаются на счетный входсчетчика 25 через элемент И 13, который пропускает или блокирует ихсоответственно при нулевом или единичном значениях сигнала проверки,поступающего на вход элемента И 13с инверсного выхода триггера 15.Изменяющееся под действием этихсигналов состояние счетчика 25 транслируется в качестве кода К черезкоммутатор 8 на управляющие входыкоммутаторов 3 и 4, обеспечивающихпоследовательную проверку разрядовблока 1 памяти на сумматоре 7 по модулю два. При анализе неисправного З 0разряда блока 1 памяти сигнал проверки принимает единичное значение, блокирующее поступление сигналов на входсчетчика 25. Состояние счетчика 25фиксируется и блок 26 индикации высвечивает номер к-го неисправного разряда блока 1 памяти, а также значения единичных сигналов контроля ипроверки. Нулевой сигнал контроля иединичный сигнал проверки на блоке4025 индикации указывают на неисправность блока 6 памяти,20 Формула изобретения451. Запоминающее устройство с самоконтролем, содержащее первый блокпамяти, входы которого являются информационными входами устройства,блок контроля, входы которого соединены с выходами первого блока памяти, а выход является первым контрольным выходом устройства, первый и второй коммутаторы, блок индикации,блок управления, второй блок памяти и сумматор по модулю два, причем информационные входы первого и второго коммутаторов подключены соответственно к входам и выходам первого блока памяти, вход блока управления . является управляющим входом устройства, выход первого коммутатора подключен к входу второго блока памяти, выход которого соединен с первым входом сумматора по модулю два, второй вход которого подключен к Выходу второго коммутатора, выход сумматора по модулю два является вторым контрольным выходом устройства, выходы блока памяти являются информационными выходами устройства, о т л и ч аю щ е е с я тем, что, с целью повы-. шения быстродействия устройства, в него введены третий коммутатор, счетчик и блок местного управления, причем первый информационный вход третьего коммутатора соединен с выходом блока управления, второй информационный вход подключен к выходу счетчика, управляющий вход является входом режима устройства, а выход соединен с управляющими входами первого и второго коммутаторов и одним из входов блока индикации, выходы блока контроля и сумматора по модулю два соединены с.одними из входов блока местного управления, другие входы которого являются соответственно входом сброса и первым и вторым синхровходами устройства, а выходы блока местного управления подключены соответственно к входу счетчика и.другим входам блока индикации.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок местного управления содержит триггеры и элемент И, причем выход первого триггера подключен к первому входу второго триггера, выход третьего триг- . гера соединен с первым входом четвертого триггера, выход которого подключен к первому входу элемента И, выход которого и выходы второго и четвертого триггеров являются выходами блока, входами которого являются первый вход первого триггера, первый вход второго триггера, вторые входы первого.и третьего триггеров, вторые входы второго и четвертого триггеров и второй вход элемента И.277216 о Редактор Н. ррекг Зимокосов каз 6687/48 ПодписиССР 4/ Составитель В, РуТехред Л.Кравчук Тираж 543 ВНИИПИ Государственног по делам изобретений 113035, Москва, Б, Ракомитет открыт ушская на