Преобразователь -значного двоичного кода в -значный

(51)4 Н ОЗМ 7/ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИ(54) ПРЕДВОИЧНОГ (57) Изо вой вычи быть исп средств БРАЗОВ КОДА ретени лительТЕЛЬ И -ЗНАЧНОГО р -ЗНАЧНЫЙотносится к цифроой технике и может о при построении ания устройств с льзова огласо К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССРУ 421989, кл. С 06 Р 5/02, 1971.Авторское свидетельство СССРВ 1087982, кл, С 06 Р 5/02, 1983. различными разрядными сетками. Цельюизобретения является упрощение преобразователя. В предлагаемом преобразователе блок фиксации конца подготовительной части работы преобразователя,использующий метод лидирующей единицы, заменен на счетчик длины слова. Кроме того, выходы регистров значности входного и выходногокодов соединены с разрядными входамисчетчиков, выходы переноса и заемакоторых через элементы ИЛИ соединеныс нулевыми входами триггеров блокировки, установочные входы счетчиковсоединены с нулевыми выходами триггера подготовки и второго триггера блокировки. 1 ил.Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при построении средствсогласования устройств с различнымиразрядными сетками. 5Целью изобретения является упро. щение преобразователя.На чертеже приведена структурнаясхема преобразователя.Преобразователь содержит входы 1значности входного кода, регистр 2значности входного кода, входы 3значности выходного кода, регистр 4значности выходного кода, дешифратор 5, группу элементов ИЛИ 6, счет 5чики 7 и 8, элемент ИЛИ 9, триггер10 подготовки, элемент И 11, первыйтриггер 12 блокировки, элемент И 13,элемент ИЛИ 14, второй триггер 15блокировки, элемент ИЛИ 16, генератор о17 импульсов, элемент И 18, элементИЛИ 19, группу элементов И 20, входы21 элементов И группы, информационныевходы 22 преобразователя, сдвигающийрегистр 23, информационные выходы 24преобразователя, вход 25 установкинуля преобразователя, элемент И 26,выход 27 запроса преобразователя,вход 28 разрешения считывания преобра-,зователя, выход 29 готовности преобразователя,вход 30 разрешения запи 1си преобразователя.Выходы дешифратора 5 соединены через элементы ИЛИ 6 группы с входами.элементов И 20 группы по следующемуправилу: вход 21 1 -го элемента И 20соединен через-й элемент ИЛИ 6 совсеми выходами дешифратора 5, кромепервых 1 -1, а вход 21 последнегоэлемента И 20 (нижнего по чертежу) -непосредственно с последним выходомдешифратора 5,Предлагаемый преобразователь работает следующим образом.Перед началом работы преобразователь обнуляется, Для этого по входу 25 подается одиночный импульс, обнуляющий сдвигающий регистр 23, триггер подготовки 10, триггер 12 блокировки и устанавливающий в единичное состоя " 50 ние триггер 15 блокировки, Затем по входам 1 на регистр 2 записывается значность и входного кода, Одновременно по входам 3 .и в регистр 4 записывается значностьвыходного кода. 55С нулевого выхода триггера 12 блокировки на выход 27 подается сигнал готовности преобразователя к приему входного кода, а на выходе 29 отсутствует сигнал готовности преобразователя выдать выходной код, так как триггер 15 находится в единичном состоянииВходной код поступает по входам 22. После установки входного кода по входу 30 поступает сигнал сопровождения входного кода,по которому происходят запись входного кода в сдвигающий регистр 23, запись значности и входного кода в счетчик 8, :становка триггера 12 блокировки в единичное . состояние, элемент И 18 деблокируется, тактовые импульсы начинают поступать на вход сдвига сдвигающего регистра и через открытый элемент И 11 на вход сложения счетчика 8. Счетчик 8 имеет разрядность к =1 о,1, где 1 - разрядность сдвигающего регистра.Процесс подготовки продолжается до тех пор, пока счетчик 8 не выдает сигнал переноса. При заполнении счетчика 8 за (М) тактов, что соответйствует сдвигу входного кода до старшего разряда сдвигающего регистра 23, сигнал переноса поступает на единичный вход триггера 10 подготовки,и через элемент ИЛИ 14 на нулевой вход триггера 15 блокировки. При этом с единичного выхода триггера 15 подается запрещающий сигнал на элемент И 18, прерывающий подачу тактовых импульсов, а с нулевого - по выходу 29 приемника информации сигнал готовности преобразователя к выдаче выходного кода, При этом выдается разрешение элементу И 26 на передачу поступающему по входу 28 сигналу считывания выходного кода.Кроме того, после перехода триггера 10 подготовки в единичное состояние выдается разрешение элементу И 13 на пропускание тактовых импульсов на входы счетчиков 8 и 7 на вычитание, происходит также запись значности я входного кода в счетчик 8.В дальнейшем при поступлении по входу 28 сигнала считывания выходного кода:открываются элементы И 20 группы и считывается выходной код.Одновременно с этим триггер 5 блоки- ровки переходит в единичное состояние, происходит запись в счетчик 7 значности Р выходного кода и выдает разрешение элементу И 18 на прохождение тактовых импульсов на вычитающие вхо 3 1256 ды счетчиков 7 и 8, вход сдвига сдвигающега регистра 23.Как только счетчик 7 выдает сигнал заема через 2 тактов или счетчик 8Рэа 2 тактов, то через элемент ИЛИ 145 обнуляется триггер 15 блокировки, с нулевого выхода которого выдается сигнал готовности выдать код, или через элемент ИЛИ 16 обнуляется триггер 12 блокировки, с нулевого вы О хода которого выдается запрос на прием очередного входного кода, и устанавливается в исходное состояние триггер 10 подготовки.Сокращение оборудования в предла гаемом преобразователе достигается за счет того, что в нем не используется лидирующая единица для фиксирования входного кода в сдвигающем регистре, поэтому исключены дешифратор,20 две группы схем ИЛИ и входная группа схем И,Формула изобретения25Преобразователь И -значного двоичного кода в 0 -значный, содержащий дешифратор, первый и второй счетчики, регистры значности входного и выходного кодов, группу элементов И, груп.З 0 пу элементов ИЛИ, сдвигающий регистр, триггер подготовки, первый и второй триггеры блокировки, четыре элемента И, четыре элемента ИЛИ, генератор импульсов, выход которого соединен 35 с первым входом первого элемента И, второй и третий входы которого соединены соответственно с единичными выходами первого и второго триггеров блокировки, нулевые выходы которых являются соответственно выходами запроса и готовности преобразователя, вход установки нуля которого соединен с первыми входами первого и второго элементов ИЛИ и входом сброса сдви гающего регистра, вход сдвига которого соединен с выходом первого элемента И 0 с первым входом второго элемента И, второй вход которого соединен с единичным выходом триггера 50 подготовки, нулевой выход которого соединен с первым входом третьего элемента И, 1 -й выход дешифратора ( 1 = =1- Н, где М - максимальная значность выходного кода) соединен с входами 55 с первого по 1 -й элементов ИЛИ группы, выходы элементов ИЛИ группы сое.динены соответственно с первыми вхо 210 4дами элементов И группы, вторые входы которых соединены с выходом четвертого элемента ИЛИ и с вторым входом первого элемента ИЛИ, выход которого соединен с единичным входом второго триггера блокировки, нулевой выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с входом разрешения считывания преобразователя,входы значности входного и выходного кодов которого соединены соответственно с входами регистра эначности входного кода и регистра значности выходного кода, выходы которого соединены с входами дешифратора, выходы сдвигающего регистра соединены соот-, ветственно с третьими входами элементов И группы с, 1-го по (Н) -й, третий вход 8 -го элемента И группы соединен с И -м выходом дешифратора, выходы элементов И группы являются информационными выходами преобразователя, вход разрешения записи которого соединен с единичным входом первого триггера блокировки, выход второго элемента И соединен с входами вычитания первого и второго счетчиков, выход третьего элемента ИЛИ соединен с нулевым входом второго триггера блокировки, о т л и ч а ю щ и йс я тем,что,с целью упрощения преобразователя, в нем разрядные входы сдвигающего регистра являются информационными входами преобразователя, вход разрешения записи которого соединен с установочным входом сдвигающего регистра и с первым входом четвертого элемента ИЛИ, второй вход которого соединен с нулевым выходом триггера подготовки, единичный вход которого сое динен с выходом переноса первого счет чика и первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом заема второго счетчика, установочный вход которого соединен с нулевым выходом второго триггера блокировки, разрядные входы первого и второго счетчиков соединены соответственно с выходами регистров значности входного и выходного кодов, нулевые входы первого триггера блокировки и триггера подготовки соединены с выходом второго элемента ИЛИ, второй вход которого соединен с выходомзаема первого счетчика, входы установ ки и сложения которого соединены соответственно с выходами четвертого125 б 210 3элемента ИЛИ и третьего эле - мента И , второй вход которо 1 у 1-35, Раушская наб., д. писное енно-полиграфическое предприятие, г. Ужгород, ул. Проектная,з БНИИПИ Государ по делам изоб 113035, Москва,го соединен с выходом первогоэлемента И,