Преобразователь кода системы остаточных классов в позиционный код

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 35 у С 06 Е 5/02ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГП 4 ЙОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(72) В.Л.Баранов и Е,А.Смичкус (7 1) Ордена Ленина институт кибернетики им. В.М. Глушкова(56) 1, Авторское свидетельство СССР 9574714 кл. б 06 Г 5/00, 1975.2. Авторское свидетельство СССР 9924695, кл. 6 06 г 5/02, 1979 (прототип).(54)(57) ПРЕОБРАЗОВАТЕЛЬ КОЛА СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ КОЛ, содержащий блок управления, первый сумматор, первый триггер, два элемента И, элемент ИЛИ, причем прямой выход первого триггера соединен с управляющим входом сумматора, блок управления содержит генератор тактовых импульсов, триггер и элемент И, причем выход генератора тактовых импульсов соединен с первым входом элемента И, второй вход которого соединен с прямым выходом триггера, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, преобразователь содержит три регистра сдвига, блок умножения, два сумматора, формирователь дополнительного кода, переключатель основания, переключатель диапазона, коммутатор, четыре элемента И, два элемента задержки, второй триггер, блок управления содержит делитель частоты, распределитель, генератор одиночных импульсов, второй и третий элементы И, первый и второй элементы ИЛИ, элемент задержки причем выход первого элемента И соединен,.ЯО, 1116424 А с информационным входом делителячастоты и с первыми входами второгои третьего элементов И, инверсныйвыход генератора тактовых импульсовсоединен с тактовым входом генератора одиночных импульсов, выход которого соединен с единичным входомтриггера, вторые входы второго и третьего элементов И соединены соответственно с выходами первого и второго элементов ИЛИ, выход делителячастоты соединен с входом распределителя и входом элемента задержки, первые входы первого и второго элементов ИЛИ соединены с выходом второгоразряда распределителя импульсов,выходы первого и третьего разрядовкоторого соединены соответственнос вторыми входами первого и второгоэлементов ИЛИ, импульсный выход третьего разряда распределителя импульсов соединен с нулевым входом триггера, причем в преобразователе единичныевходы первого и второго триггеровсоединены соответственно с выходамипервого и второго элементов И, первыйвход первого и первый вход второгоэлементов И соединены соответственно,.с выходами последнего и первого разРядов первого оегистпа сдвига, информационный вход которого соединенс выходом третьего элемента И, первый и второй выходы которого соединены соответственно с первым входомэлемента ИЛИ и выходом второго сумматора, выход блока умножения соединенс первым входом первого сумматора,выход которого соединен с первым входом третьего сумматора, выход первого регистра сдвига соединен с инфор1116424 мационным входом Формирователя дополнительного кода, выход которого соединен с первыми входами второго сумматора и четвертого элемента И, выхоц которого соединен с первым входом блока умножения, второй входкоторого соединен с выходом переключателя основания, информационныйвход второго регистра сдвига соеди-.нен со своим выходом, со вторымвходом второго сумматора и первымвходом пятого элемента И, выходкоторого через первый элемент задержки соединен с вторым входом первогосумматора, прямой выход первого триггера соединен с вторым входом элемента ИЛИ, выход которого соединен свходом управления формирователя дополнительного кода, выход третьегосумматора соединен с информационнымвходом третьего регистра сдвига,входы ввода данных которого соединены с выходами переключателя диапазона,прямой выход второго триггера соединенс входом управления коммутатора,выход которого соединен с вторым входом третьего сумматора, выход третьего регистра сдвига соединен с первымвходом шестого элемента И с первыминформационным входом коммутатора,второй информационный вход которогосоединен через второй элемент задержки с выходом шестого элемента И,второй вход которого соединен с инИзобретение относится к вычислительной технике, предназначено для преобразования чисел из системы остаточных классов в позиционныйкод и может быть использовано в цифровых системах автоматики и телемеханики. Известен преобразователь чисел, содержащий двоччный накапливающий счетчик, элемент сравнения, приемный регистр двоичного числа, суммирующий счетчик по модулю, элемент поразрядного сравнения, приемный регистр остатка кодового слова, многовходовой элемент И, триггер версным выходом первого триггера,вход сброса формирователя дополнительного коца соединен с вторыми входами первого и второго элементов Ии выходом элемента задержки блокауправления, вход запуска генератораодиночных импульсов которого соединен с входом "Пуск" преобразователяпервый вход элемента ИЛИ соединенс выходом первого разряда распределителя блока управления, входы управления занесением информации первого,второго и третьего сдвиговых регист"ров соединены с выходом генератораодиночных импульсов блока управления,выход второго элемента И которого соединен с входами управления сдвигомпервого и второго регистров сдвига,вход управления сдвигом третьегорегистра сдвига соединен с выходомтретьего элемента И блока управления, выход второго разряда распределителя которого соединен с вторымивходами четвертого и пятого элементов И, нулевые входы первого и второго триггеров соединены с импупьснымвыходом третьего разряда распределителя блока управления, входы вводаданных первого и второго регистровсдвига являются первым и вторым информационными входами преобразователя, выходом которого является выод данных третьего сдвигового реги стра . управленияи переключатель режима работы 13.Недостаток известного преобразователя - низкое быстродействие,Наиболее близким по технической сущности к изобретению является преобразователь кода системы остаточных классов в позиционный код, содержащий блок управления, сумматор, блок констант, и + 1 счетчиков,/триггер, два элемента И и элемент . ИЛИ, причем установочные входы первых и счетчиков являются входами преобразователя, счетные их входы подключены к первому входу элемента/ИЛИ и первому выходу блока управления, второй выход которого соединен единичным входом триггера и первым входом управления сумматора, второй управляющий вход которого 5 соединен с выходом триггера, первым входом первого элемента И и управляющим входом 9+ 1)-го счетчика, установочный вход которого соединен с выходом блока констант, вход кото рого соединен с выходом о -го счетчика, выход устройства соединен с выходом сумматора, вход которого соединен с выходом элемента ИЛИ, второй вход которого соединен со.счет. ным входом (И+1)-го счетчика и выходом первого элемента И, второй вход которого соединен с третьим выходом блока управления, первый и второй входы которого соединены с входом 20 "Пуск" преобразователя и выходом второго элемента И, первый и второй входы которого соединены с выходами соответствующих счетчиков, кроме того, блок управления содержит гене ратор тактовых импульсов, триггер и элемент И, причем выход генератора тактовых импульсов соединен с третьим выходом блока управления и первым входом элемента И, второй вход ЗО которого соединен с вторым выходом блока управления и выходом триггера, единичный и нулевой входы которого соединены с первым и вторым входами блока управления, первый выход кото- З 5 рого соединен с выходом элемента ИЦНедостатком данного преобразователя является также низкое быстродействие.Цель изобретения - повышение быст 40 родействия.Поставленная цель достигается тем, . что преобразователь кода системы остаточных классов в позиционный код, содержащий блок управления, первый 45 сумматор, первый триггер, первый и второй элементы И, элемент ИЛИ, причем прямой выход первого триггера соединен с управляющим входом сумматора, а также блок управления, содер 50 жащий генератор тактовых импульсов, триггер и элемент И, причем выход( генератора тактовых импульсов соединен с первым входом элемента И, второй вход которого соединен с прямым 55 выходом триггера, содержит. первый, второй и третий регистры сдвига, блок умножения, два сумматора, формирователь дополнительного кода,переключатель основания, второйтриггер, переключатель диапазона,коммутатор, третий, четвертый, пятый и шестой элементы И, первыйи второй элементы задержки, а блокуправления содержит делитель частоты,распределитель, генератор одиночныхимпульсов, второй и третий элементыИ, первый и второй элементы ИЛИ,элемент задержки, причем выход первого элемента И соединен с информационным входом делителя частоты и спервыми входами второго и третьегоэлементов И, инверсный выход генера-тора тактовых импульсов соединенс тактовым входом генератора одиночньгс импульсов, выход которого соединен с единичным входом триггера, вторые входы второго и третьего элементов И соединены соответственно свыходами первого и второго элементовИЛИ, выход делителя частоты соединенс входом распределителя и входом элемента задержки, первые входы первогои второго элементов ИЛИ соединеныс выходом второго разряда распределителя импульсов, выходы первого и третьего разрядов которого соединенысоответственно с вторыми входамипервого и второго элементов ИЛИ,импульсный выход третьего разрядараспределителя импульсов соединенс нулевым входом триггера, причемв преобразователе единичные входыпервого и второго триггеров соединенысоответственно с выходами первогои второго элементов И первый входпервого и первый вход второго элементов И соединены соответственно с выходами последнего и первого разрядов первого регистра сдвига, информационный вход которого соединен свыходом третьего элемента И, первый и второй входы которого соединенысоответственно с первым входом элемента ИЛИ и выходом второго сумматора, выход блока умножения соединенс первым входом первого сумматора,выход которого соединен с первымвходом третьего сумматора, выход первого регистра сдвига соединен с информационным входом формирователядополнительного кода, выход которого соединен с первыми входами второго сумматора и четвертого элемента И, выход которого соединен с первым входом блока умножения, второйвход которого соединен с выходом переключателя основания, информационный вход второго регистра сдвига соединен со своим выходом, с вторым входом второго сумматора и первым 5 входом пятого элемента И, выход которого через первый элемент задержки соединен с вторым входом первого сумматора, прямой выход первого триггера соединен с вторым входом 10 элемента ИЛИ, выход которого соединед 1 с входом управления формирователя дополнительного кода, выход третьего сумматора соединен с информационым входом третьего регистра сдвига, 15 входы ввода данных которого соединены с выходами переключателя диапазона, прямой выход второго триггера соединен с входом управления коммутатора, выход которого соединен 20 с вторым входом третьего сумматора, ньлдод третьего регистра сдвига соединен с первым входом шестого элемента И и с первым информационным входом коммутатора, второй информа ционный вход которого соединен через второй элемент задержки с выходом шестого элемента И, второй вход которого соединен с инверсным выходом первого триггера, вход сброса Форми- З 0 рователя дополнительного кода соединен с вторыми входами первого и второго элементов И и выходом элемента задержки блока управления, вход запуска генератора одиночных импуль 11 Ю 1 сов которого соединен с входом Пуск преобразователя, первый вход элемента . ИЛИ соединен с выходом первого разряда распределителя блока управления,входы управления занесением информации первого, второго и третьего сдвигоных регистров соединены с выходомгенератора одиночных импульсов блокауправления, выход второго элемента Икоторого соединен с входами управления сдвигом первого и второго регист ров сдвига, вход управления сдвигомтретьего регистра сдвига соединенс выходом третьего элемента И блокауправления, выход второго разрядараспределителя которого соединенс вторыми входами четвертого и пятогоэлементов И, нулевые входы первого : и второго триггеров соединены с импульсньщ выходом третьего разряда 55распределителя блока управления,входы ввода данных первого и второгорегистров сдвига являются первым и евторым информационными входами преобразонателя, выходом которого являетсявыход данных третьего сднигового регистра.На Фиг.1 изображена структурнаясхема предлагаемого преобразователя,на фиг.2 - то же, блока управления,Схема (фиг.1) содержит блок 1управления, регистры 2,3 и 4 сдвига,сумматоры 5,6 и 7, блок 8 умножения,Формирователь 9 дополнительногокода, переключатель 10 основания,переключатель 11 диапазона, коммутатор 12, триггеры 13 и 14, элементыИ 15-20, элемент ИЛИ 21 и элементы22 и 23 задержки.Блок управления (Фиг.2) содержитгенератор 24 тактовых импульсов,делитель 25 частоты, распределитель26 импульсов, генератор 27 одиночныхимпульсов, вход 28, триггер 29,элементы И 30-32, элементы ИЛИ 33и 34, элемент 35 задержки, выходы36-42,Преобразователь кода системыостаточных классов в позиционныйкод работает следующим образом.С помощью переключателя 10 устанавливают,дноичный код основания Р 1системы Остаточных классов, переключатель 11 устанавливает диапазонпредставления чисел, равный Р 4где Р и Р основания системы остаточных классов.Запуск преобразователя осуществляется сигналом на вход 28 блока1 управления. По сигналу запускагенератор 27 одиночных импульсоввырабатывает одиночный импульс н паузе между тактовыми импульсами генератора 24 тактовых импульсов. Выходной импульс генератора 27 одиночных импульсов устанавливает триггер29 в единичное состояние и поступаетс выхода 36 блока 1 управления нашины управления регистров 2,3 и 4сдвига, в которые по этому сигналувводится исходная информация в виде параллельных двоичных кодов.Регистры 2 и 3 сдвига содержатй разрядов, а регистр 4 сдвига -Ми1,разряд.Параллельные и -1 разрядныедвоичные коды остатков о(и осчитываются с входных шин преобразователя и по импульсу пятого выхода36 блока 1 управления записываютсян регистры 2 и 3 сдвига соответстненно. Параллельный 2 иразрядный двоичный код Г Г диапазона представ ления чисел считывается с переключателя 11 и записывается в регистр 4 сдвига, 5Блок,1 управления после установки триггера 29 в единичное состояние вырабатывает на выходах следующие управляющие последовательности импульсов.Тактовые импульсы генератора 24 тактовых импульсов, действующие с частотой 1 , делятся делителем 25 частоты в и раз и поступают на вход, трехразрядного распределителя 26 импульсов.Из выходных сигналов распределителя 26 импульсов элементы ИЛИ 33 и 34 формируют два сигнала, имеющие длительность 2 о/1. На выходе элемента о ИЛИ 33 действует сигнал логической "единицы" во время первых 2 О тактов работы преобразователя чисел, а на выходе элемента ИЛИ 34 устанавливается сигнал логической "единицы" спустя 25 П тактов после запуска преобразователя чисел и действует в течение следующих 2 П тактов до конца цикла преобразования. Выходные сигналы элементов ИЛИ 33 и 34 управляют эле- ЗО ментами И 31 и 32 соответственно через которые тактовые импульсы генератора 24 тактовых импульсов поступают на четвертый 37 и третий 38 выход блока 1 управления. Таким образом, на выходе 37 блока 1 управления действует последовательность тактовых импульсов в течение первых 26 тактов работы преобразователя чисел, а на третьем 38 выходе - спустя л тактов 40 вырабатывается последовательность тактовых импульсов в течение следующих 2 и тактов.Выходные импульсы делителя 25 частоты задерживаются элементом Зэ за держки на длительность тактового импульса генератора 24 тактовых импульсов и поступают на второй 39 выход блока 1 управления, на первом 40 и шестом 41 выходах которого дейст 50 вуют соответственно сигналы первого и второго разрядов распределителя 26 импульсов.Сигнал с вьмода 40 блока 1 управления поступает через элемент ИЛИ 21иа вход управления формирователя 9дополнительного кода и переводит егов режим формирования дополнительного кода. Под действием последовательнос" ти тактовых импульсов с выхода 37 блока 1 управления двоичные коды остатков с и о сдвигаются, начиная с младшего разряда, с выходов регистров 2 и 3 сдвига соответственно. Фор" мирователь 9 дополнительного кода преобразует двоичный код остатка осв дополнительный код, который посту" пает на первый вход сумматора 5. Последовательный двоичный код, формируемый сумматоров 5 из дополнительного кода остатка Ыи прямого кода остатка Ы, сдвигаемого с выхода регистра 3 сдвига, записывается через элемент И 17 в регистр 2 сдвига за время )1 тактов.Таким образом, спустя И тактов после запуска преобразователя в ре гистре 2 сдвига устанавливается прямой или дополнительный код разности (остатков о- с). Если разность остатков нечетная, то на выходе первого разряда регистра 2 сдвига действует сигнал логической "единицы". Если разность остатков четная, то на выходе первого разряда регистра 2 сдвига действует сигнал логического "нуля". Прямой или дополнительный код разности остатков дает на выходе И -го разряда регистра 2 сдвига сигнал логического "нуля" или "единицы" соответственно.Спустя й тактов после запуска преобразователя на выходе 39 блока 1 управления вырабатывается импульс, по которому сбрасывается в исходное состояние формирователь 9 дополнительного кода, а также информация первого и й -го разрядов регистра 2 сдвига, переписывается через элементы И 16 и 5 в триггеры 13 и 14 соответственно. Таким образом, триггер 13 содержит информацию о четности или нечетности разности остатков, а триггер 14 - о знаке разности остатков.Во вторые И тактов двоичный код разности остатков сдвигается под действием тактовых импульсов с выхода 37 блока 1 управления через формирователь 9 дополнительного кода и элемент И 18 на первый вход блока 8 умножения.Формирователь 9 дополнительногокода преобразует дополнительный кодразности остатков в прямой код,если на его вход управления черезэлемент ИЛИ 21 поступает сигнал логическойединицы прямого выхода триггера 14 или пропускает без изменения прямой код разности остатков, когда триггер 14 находится в нулевом 5 состоянии.Следовательно, на выходе Формирователя 9 дополнительного кода во время вторых 6 тактов формируется прямой код абсолютной величины разности остатков, который через элемент И 18 поступает, начиная с младшего разряда, на последовательный вход блока 8 умножения. На последнем Формируется последовательный двоичный код произведения Р / ,(начинаяюс младш го разряда.Сумматор 7 устанавливается в режим суммирования, если триггер 14 устанавливается в единичное состояние (знак разности остатког отрицателен), либо в режим вычитателя, когда триггер 14 находится в нулевом состоянии (знак разности остатков положителен) . В зависимости от режима работы сумматор 7 Формирует последовательный двоичный код величины я.с,- Р.Ь -ц-Последовательный двоичный код остатка мво время вторых О тактов ЗО сдвигается, начиная с младшего разряда, под действием тактовых импульс.ов с выхода 37 блока 1 управления с выхода регистра 3 сдвига и поступает через элемент И 19 и элемент 35 22 задержки на такт на вход сумматора 7. Элемент 22 задержки обеспечивает сдвиг на один разряд последовательного двоичного кода остатка с по отношению к последовательному 40 двоичному коду произведения, т,е. реализует операцию умножения двоич- .ного кода остатка на два.КоммуТатор 12 подключает выход ре гистра 4 к входу сумматора 6, если триггер 13 находится в единичном состоянии (разность остатков нечетная), либо подключает вход сумматора 6 к выходу элемента 23 задержки . на такт, когда триггер 13 находится в нулевом состоянии (разность остат-, ков четная). Элемент И 20 блокирует вход элемента 23 задержки, если триггер 14 находится в единичном состоянии, (знак разности остатков отрицателен), либо подключает выход регистра 4 сдвига к входу элемента 23 задержки, когда триггер 14 иаходится в нулевом состоянии знак раз ности остатков положителен).Спустя и тактов после запуска преобразователя двоичный код величины РР сдвигается под действием тактовых импульсов третьего выхода блока 1 управления из регистра 4 сдвига, и начиная с младшего разряда, поступает через коммутатор 12 на вход сумматора 6, когда разность остатков нечетная.В этом случае на выходе сумматора б формируется последовательный двоичный код величины Р Р 33.ф р 4,) который равен удвоенному значению преобразованного числа. Когда разность остатков четная и знак разности остатков положителен, то двоичный код Р Р сдвигается из регистра 4 сдвига через элемент И 20, элемент 23 задержки на такт и коммутатор 12 на вход сумматора б. Элемент 23 задержки на такт обеспечивает сдвиг на один разряд последовательного двоичного кода величины Р Р по отношению к последовательному двоичному коду, формируемому на выходе сумматора 7, т.е, реализует операцию умножения на два. В этом случае на выходе сумматооа 6 формируется последовательный двоичный код величиныР Р яс о;1 сС-сцкоторый равен удвоенному значению преобразованного числа.В том случае, если разность остатков четная и знак разности остатков отрицателен, то элемент И 20 закрыт сигналом с инверсного выхода триггера 14,и на выходе коммутатора 12 действует нулевой двоичный код. На выходе сумматора 6 формируется в этом случае двоичный код величины 2 с.Ф1-с) который равен удвоенному значению преобразованного числа.Последовательный двоичный код преобразованного числа с выхода сумматора 6 записывается, начиная с младшего разряда, в регистр 4 сдвига под действием тактовых импуль" сов с третьего 38 выхода блока 1 уп-равления. Спустя 3 л тактов после запуска преобразователя чисел на импульсном выходе третьего разряда распределителя 26 импульсов формирует ся импульс, сбрасывающий триггер 29 блоха 1 управления в нулевое состояние, в котором элемент И 30 блоки10руется, Одновременно этот импульспоступает на седьмой 42 выход блока1 управления и сбрасывает триггеры13 и 14 в нулевое состояние. Циклпреобразования чисел заканчивается)а в регистре 4 сдвига фиксируетсядвоичный код преобразованного числа.Разрядность регистра 4 сдвига выбрана так, чтобы младший разряд двоичного кода преобразованного числа(второй разряд удвоенного значенияпреобразованного числа) в конце циклапреобразования находился в первомразряде регистра 4 сдвига. Таким образом, при одинаковых диапазонах представления чисел предложенный преобразователь примерно в 3 раза превосходит по быстродействию прототипа,а при малыхвеличинах диапазона представления с увеличением диапазона представления выигрьцп в быстродействии предложенного устройства над прототипом растет. Кроме того, время преобразования в предложенном постоянно и не зависит от выбора оснований сис- темы остаточных .классов и преобразуемых чисел.1116424 ЛР фд И Составитель А. КлюевРедактор М. Келемеш Техред Т,Маточка орректор И. Эрде Тираж 69ударственногом изобретенийква, Ж, Раушс одписно ал ППП "Патент",Ужгород, ул. Проектная, 4 каз 6930/38 ВНИИПИ Го по дел 113035, Мо