Устройство для вычисления модуля комплексного числа

СОЮЗ ССВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 254478 6 Р 7 552 ГОСПО Д ОПИСАНИЕ ИЗОБР К АВТОРСКОМУ СВИДЕТЕЛЬСТВ ИЯ 38 24-2 л.86. БюВаврук2с 0.0 5(088.8)кое свидетельствокл. 6 Об Р 7/552,е свидетельство Скл. С 06 Р 7/38,(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕЛЯ КОМПЛЕКСНОГО ЧИСЛА(57) Изобретение относитсяавтоматики и вычислительной ОД област ехники(22) (46) (72) (53) (56) В ТО ЕННЫЙ НОМИТЕТ СССРЗОБРетений и ОтнРытии Е.Я.68.3 Автор 7719, торск 4505,и может быть использовано в спецзированных вычислительных устройвах. Целью изобретения являетсявышение точности вычисления. Уст ройство содержит регистры деиствительной и мнимой частей аргумента,регистры контрольных разрядов действительной и мнимой частей аргумента,четыре коммутатора, три схемы,сравнения, два блока свертки по модулютри, вычитатель и сумматорТочностьвыполнения повышена за счет использования нового алгоритма вычислениямодуля комплексного числа. 1 ил./1 /1 т/ - /1 /+-/йг/;/Х/ /йе/,где М - значение модуля числа;Ке - значение действительнойчасти комплексного числа;1 в - значение мнимой части комплексного числа.Контроль устройства осуществляется сравнением(2 х+2 Ь +21 ст+Ьг)шо 1 =Мшос 13 где Е,1 е - значение контрольныхразрядов соответственнобольшей и меньшей сос 20 25 тавляющих комплексногочисла;Ь - значение трех младшихразрядов большей составляющей комплексногочисла;35Ь - значение младшего разряда составляющей комплексного числа.На чертеже приведена функциональная схема устройства.Устройство для вычисления модуля комплексного числа содержит регистр 1 действительной части, регистр 2 мнимой части, регистр 3 контрольных разрядов действительной части, регистр 4 контрольных разрядов мнимой45 части, схему 5 сравнения вычитатель 6, сумматор 7, схема 8 сравнения, коммутаторы 9-.12, блоки 13 и 14 свертки по модулю три, схему 15 сравнения, вход 16, выходы 17 и 18,В регистре 1, 2 записываются соответственно значения /Ке/ и /1 ш/, в регистры 3, 4 - контрольные разряды по модулю три этих составляющих. На схеме 5 сравнения и коммутаторах 10, 55 11 происходит выделение большего (коммутатор 10) и меньшего (коммутатор 11) чисел.1254Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных вычислительных устройствах.Целью изобретения является повышение точности вычисления.Сущность изобретения заключается в приближенном вычислении модуля по следующей формуле: 478 2На вычитателе Ь осуществляется7вычисление - (сдвиг на 1/8 организо 8ван монтажно). Блок 13 свертки по модулю три вычисляет (2 Е+2 Ь+21 + +Ь )шос 1Устройство работает следующим образом.На входы коммутаторов О и 11 поступают значение /Ке/ и его контрольные разряды по модулю три, значение /1 ш/ и его контрольные разряды по модулю три. Схема 5 сравнения управляет коммутаторами 10 и 11, на выход коммутатора 10 проходит большее значение, например /Ке/ и его контрольные разряды 1 с, на выход коммутатора 11 проходит меньшее значение, например /1 ш/ и его контрольные разряды 1 с . На выходе вычитателя 61 7 формируется /Ке/- - /Бе/= - /Бе/, на выходе сумматора 7: - /Ке/ + в /1 ш/8 2 (сдвиг на - организован монтажно),2На схеме 8 сравнения происходит срав 1нение /Бе/ и - /Ке/ + - /1 ш/ . При8 2"1" на выходе схемы 8 сравнения на выход устройства поступает значение М=/Ке/ при "0" - М= - /Ке/+ - /1 ш/,12 Значение М поступает на блок 14 свертки по модулю триВ блоке 13 свертки по модулю три вычисляется (21 с+2 Ъ +21 с +Ъ)шо 1. Умножение на два организовано монтажно. При "1" на управляющем входе четвертого коммутатора на его выход поступают контрольные разряды /Ке/, при "0" - (21 с +2 Ь +21 с +Ь )шойз.На схеме 15 сравнения происходитсравнение и единичный уровень на еевыходе указывает, что вычислениемодуля комплексного числа произведено правильно.формула изобретенияУстройство для вычисления модуля комплексного числа, содержащее регистр действительной части, регистр мнимной части, регистр контрольных разрядов действительной части, регистр контрольных разрядов мнимой части, первый и второй коммутаторы, сумматор и первый блок свертки по модулю три, причем информационныеразряд в сторону младших разрядовсоединен с первым информационнымвыходом третьего коммутатора, второйинформационный выход которого соединен с первым информационным входомпервого блока свертки по модулю трисо сдвигом на один разряд в сторонустарших разрядов, второй информационный вход которого соединен с информационным выходом второго коммутатора со сдвигом на один разряд в сторону старших разрядов, информационный выход трех младших разрядов которого соединен со сдвигом на одинразряд в сторону старших разрядов стретьим информационным входом первого блока свертки по модулю три, четвертый информационный вход которогосоединен с информационным выходоммладшего разряда третьего коммутатора, выход первого блока сверткипо модулю три соединен с первым информационным входом четвертого коммутатора, второй информационный иуправляющий входы которого соединены соответственно с информационнымвыходом второго коммутатора и выхо-.дом второй схемы сравнения, второйвход которой соединен с выходом сумматора, выход второй схемы сравнения соединен с управляющим входом первогокоммутатора, выход которого соединенс выходом результата устройства ивходом второго блока свертки по модулю три, выход которого соединен с 35первым входом третьей схемы сравнем ния, второй вход и выход которой соединены соответственно с выходом четвертого коммутатора и выходом контроля устройства. 3 1254478 4.входы регистров действительной имнимой частей соединены с входомаргумента устройства, вход контрольных разрядов которого соединен с информационными входами регистровконтрольных разрядов действительнойи мнимой частей, выход сумматора соединен с первым информационным входомпервого коммутатора, о т л и ч а ю -щ е е с я тем, что, с целью повы Ошения точности, в него введены трисхемы сравнения, третий и четвертыйкоммутаторы и второй блок сверткипо модулю три, причем вь 1 ход регистра действительной части соединен с 15первыми информационными входами второго и третьего коммутаторов и первым входом первой схемы сравнения,второй вход которой соединен с выходом регистра мнимой части и вторыми информационными входами второгои третьего коммутаторов, третьи ичетвертые информационные входы которых соединены соответственно свыходом регистра контрольных разрядов действительной части и выходомрегистра контрольных разрядов мни. мой части, выход первой схемы сравнения соединен с управляющими входами второго и третьего коммутаторов,первый информационный выход второго коммутатора соединен с вторым информационным входом первого коммутатора, первым входом второй схемысравнения, первым входом вычитателяи со сдвигом на три разряда в сторону младших разрядов с вторым входавычитателя, выход которого соединенс первым входом сумматора, второйвход которого со сдвигом на один1254478 Составитель А. Техред Л.Сердю и орректор А.Зим Слобо о едакт каэ 4721/5 одписное Проиэводственно-полиграфическое предприяти Проектная, 4 жгород,2 Тираж ВНИИПИ Государств по делам иэобр 3035, Москва, Ж671ногений комитета СССРи открытийская наб., д.