Устройство для моделирования сетевого графика

(56) Авторск Р 279173, клАвторское Р 686033, кл е свидетельство СССР С 06 Г 15/20; 1969, свидетельство СССР 6 06 Р 15/20, 1977. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ СЕТЕВОГО ГРАФИКА(57) Изобретение относится к областивычислительной техники и может бытьиспользовано для моделирования процессов на сетевых графиках. Цельизобретения состоит в упрощении и повышении быстродействия устройстваЯО 1241253 А 1 Устройство содержит арифметическийблок 1, блок 2 памяти длительностиработ, блок 3 памяти индексов работ,регистр 4, блок 5 памяти матрицысмежности графа и блок 6 управления,состоящий из генератора импульсов,первого и второго счетчиков, первогои второго дешифраторов, элемента задержки, триггера, первого и второгоэлементов И. Арифметический блоксоцержит схему сравнения, первыйблок элементов И, первый и второйэлементы ИЛИ, второй и третий блокиэлементов И, первый, второй и третийрегистрысумматор. Упрощение и повышение быстродействия устройства достигаются благодаря введению блока 5и сокращению числа операций записи исчитывания информации, 3 ил.Изобретение относится к Вычислительсой технике и може.т быть использовано для моделирования процессов насетевых графиках,Цель изобретения - упрощение и повышение быстродействия устройства.На Фиг,1 представлена структурнаясхема устройства; на фиг,2 - структура графа; на фиг,3 - содержимое блоков памяти. 1 ОУстройство содержит арифметическийблок 1, блок 2 памяти длительности работ, блок 3 памяти индексов работ, регистр 4, блок 5.памяти матрицы смежности графа и блок 6 управления, состоящий из генератора 7 импульсов,первого 8 и второго 9 счетчиков, первого 10 и второго 11 дешифраторов,блока 12 задержки, а также триггера13, первого 14 и второго 15 эле Оментов И, Блок 1 содержит схему сравнения 16, первый блок элементов И17 первый 18 и второй 19 элементыИЛИ, второй 20 и третий 2 блокиэлементов И, первый 22, второй 23 итретий 24 регистры и сумматор 25.Первоначально обнуляется триггер13, счетчики 8 и 9, регистры 4, 22,23 и 24, сумматор 25 и блок 3. В.-.-й разряд х-й ячейки блока 5 заносится "1", если работа с номеромнепосредственно следует за работойс номером 1; в противном случае занос.гтся 0. В -ю ячейку блока 2занос;гСя бдительность работы с но,.меромБ роцессе функционироВания вблокзЯписываются коды равные мак симальному числу, .образованному путем сложения индексов непосредствен 40 но предшествующих работ с длительностями работ, входящими в данную работу. Индексы работ по содержанию равны ранним срокам начала работ.Устройство работает следующим образом,После подачи пускового сигнала триггер 13 переходит В единичное состояние, открывая эпемент И 14 для прохождения импульсов генератора 7 на вход счетчика 8, соответственно состояниям которого дешифратор О еыдяет сигналы поочередно на свои выходы. С первого выхода дешифратора 10 сигналы поступают на вход счетчика 9, соответственно состояниям которого дешифратор 11 выдает поочередно на свои выходы сигналы, посту" паюцие на соответствунще ВхОды Олоков 2, 3,и 5 и обеспечивающие считывание длительности работ из гоответствующих ячеек .памяти блока 2,индексов этих работ из соответстВующих ячеек памяти блока 3 и кодоВсоответствующих строк матриць. смежности графа, записанных в Олоке 5, атакже выдачу сигнала через элементИЛИ 18 блока 1 на первый вход блока20 элементов И. При этом в регистрзаписывается код соответствующейстроки матрицы смежности графа, длительность соответствующей работы записывается в регистр 22, индекс соответствующей работы - в регистр 23,а В сумматоре 25 - их суммарное значение,По сигналам, вырабатываемым навыходах дешифратора 10, начиная совторого выхода осуществляется после=довательный опрос разрядов регистраПри обнаружении "1" в каком-либоразряде поступает сигнал на считывание индекса работы из соответствующейячейки блока 3, Кроме того, черезэлемент ИЛИ 19 сигнал поступает напервый вход блока 21, обеспечиваязапись поступаощего с Выхода блока3 индекса работы в регистр 24, Еслипоступающее с выхода регистра 25 число больше числа, поступающего с выхода регистра 24 схема 16 сравнениявыпает сигнал на второй вход блока17 элементов И, По сигналу, постугающему с выхода блока 12 на третийвход блоха 17 элементов И, информаця с Вьгхода сумматора 25 поступает,па информапионный вход блока 3 и записывается в соответствующую ячейкупамяти соответственно сигналу на адресном вхоце,После окончания последовательногосчитывания Всех ячеек памяти блока 5В ячейках памяти блока 3 будут записаны индексы всех работ. При поступлении сигналов с последних вьгходовдешифраторов 1 С и 11 на оба выходаэлемента И 15 сигнал с его выходапроходит на нулевой вход триггера 13закрывающего элемент И 14 для прохождения импульсов генератора 7, ина выхсд окончянця работы устройстВа Формула изобретенияУстройство,;ля моделирования сетеВого графика, содержащее блок уп 12 ч 1равления, арифметический блок, блок памяти длительности работ, блок памяти индексов работ и регистр, выход которого соединен с входом считывания блока памяти индексов работ, о т -5 л и ч а ю щ е е с я тем, что, с целью упрощения и повышения быстродействия,в устройство введен блок памяти матрицы смежности графа, блок управления состоит из генератора импульсов, первого и второго счетчиков, первого и второго дешифраторов, блока задержки, триггера, первого и второго элементов И, арифметический блок состоит из схемы срав нения, первого, второго и третьего блоков элементов И, первого и второго элементов ИЛИ, первого, второго, третьего регистров и сумматора, причем в блоке управления единичный 20 вход триггера является пусковым входом устройства, выход триггера подключен к первому, а выход генератора импульсов - к второму входам первого элемента И, выход которого соеди-. 25 нен со счетным входом первого счетчика, выход которого подключен к входу первого дешифратора, первый выход которого соединен со счетным входом второго счетчика, выход кото рого подключен к входу второго дешифратора, выходы первого.дешифратора, начиная с второго, соединены с входами блока задержки, последние выходы первого и второго дешифраторов подключены к первому и второму входам второго элемента.И соответственно, выход которого объединен с нулевым входом триггера и является выходом окончания работы устройства, в щ 0 арифметическом блоке выходы первого 253и второго элементов ИЛИ соединены спервым входами соответственно второго и третьего блоков элементов И,выходы которых подключены кинформационным входам соответственно второго и третьего регистров, выход первого регистра соединен с первым,выход второго регистра с вторым входами сумматора, выход которого подключен к первому входу первого блокаэлементов И и первому входу схемысравнения, второй вход и выход которой соединены соответственно с выходом третьего регистра и вторым входом первого блока элементов И, разрядный выход второго дешифратора блока управления подключен к адреснымвходам блока памяти матрицы смежности графа, блока памяти длительностиработ, блока памяти индексов работи к входу первого элемента ИЛИ арифметического блока, разрядный выходпервого.дешифратора блока управлениясоединен с входом считывания, а выход блока памяти матрицы смежностиграфа - с информационными входамирегистра, выход блока задержки блокауправления подключен к третьему входупервого блока элементов И арифмети=ческого блока выход регистра соединен с входом второго элемента ИЛИарифметического блока, выход блокапамяти длительности работ,; подключенк информационному входупервого регистра арифметического блока, а информационные вход и выход блока памяти индексов работ соединены соответственнос выходом первого блока элементов Иивторыми входами второго и третьегоблоков элементов арифметическогоблока,,Проектная, 4 Тираж 671 ИИПИ Государственного комиделам изобретений и отк 5, Москва, Ж-,35, Раушск ета СССРытийя наб д