Преобразователь кода в коды функций

(лр АТЕЛЬ КОДА щий первый торого соеди какода сменающее уст.- ющи йс я и м ен ой ффк ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ИСАНИЕ ИЗОБР(56) 1. Авторское свидетУ 622202, кл Н 02 К 13/2Авторское свидетелпо заявке В 3619805-24-2кл. С 08 С 9/00, 13.07.8тип). 4) (57) 1. ПРЕОВРАЗО КОДЫ ФУНКЦИЙ, содерж умматор, одни входы к ны с выходами источи ия фаз, первое заломи ство, о т л и ч а8011244 тем, что, с целью повышения быстродействия, в него введены дополнительные сумматоры и дополнительные запоминающие устройства, входы первого запоминающего устройства и другие входы первого сумматора являются входами преобразователя кода в коды Аункций, одни входы дополнительных сумматоров соединены с выходами источника кода смещения фаз, выходы каждого дополнительного сумматора подключены к входам соответствующего запоминающего устройствак другим входам последующего суматора, а выходы первого сумматора подключены к входам первого дополнительного запоминающего устройства и к другим входам первого дополнительного сумматора.1124432 2. Преобразователь по п.,1, о тл и ч а ю щ и й с я тем, что запоминающее устройство содержит первый и второй суйматоры по модулю два, блок постоянной памяти и инвертор, одни входы второго сумматора по модулю два и вход инвертора являются входом запоминающего устройства, соответствующим старшему разряду коДа, а выход инвертора является выходом первого разряда запоминающего устройства, одни входы первого сумматора по модулю два являются входом запоминающего устройства,Изобретение относится к автоматике и вычислительной технике и может быть использовано в преобразователях перемещения в код следящегоуравновешивания, 5Известен преобразователь кода,содержащий генератор импульсов,счетчик, элементы И, одновибраторы,накопитель, дешифуатор и запоминающее устройство 1.10Недостатком такого преобразователя кодов является низкое быстродействие.Наиболее близким к предлагаемому по техническому решению являетсяпреобразователь кода в коды функций,содержащий один сумматор, одни входы которого соединены с выходамиисточника кода смещения фаэ, однозапоминающее устройство, входной регистр, выходные регистры, последовательно соединенные генератор импульсов, счетчик и дешифратор, выходы которого подключены к управляющим входам выходных регистров, входы преобразователя подключены к первым информационным входам входногорегистра, первый управляющий входкоторого соединен с первым выходомдешифратора, вторые, информационные ЗОвходы соединены с выходом одногосумматора, второй управляющий входсоединен с выходом генератора импульсов, выходы входного регистраподключены к другим входам суммато"ра и к входам запоминающего устройсоответствующим предпоследнему старшему разряду кода, другие входы первого сумматора по модулю два являются входами запоминающего устройства, соответствующими остальнымразрядам кода, а выходы первого сумматора по модулю два подключены кблоку постоянной памяти, выходы которого подключены к другим входамвторого сумматора ло модулю два,выходы второго сумматора по модулю два являются выходами младшихразрядов устройства. ства, выходы которого подключены к информационным входам выходных регистров 21 .В известном устройстве преобразование кода в коды функций каждой фазы происходит последовательно.Недостатком известного устройства является малое, быстродействие.Цель изобретения - повышение быстродействия преобразователя.Поставленная цель достигается тем, что в преобразователь кода в коды функции, содержащий первый сумматор, одни входы которого соединены с выхрдами источника кода смещения фаз, первое запоминающее устройство, введены дополнительные сумматоры и дополнительные запоминающие устройства, входы первого запоминающего устройства и другие входы первого сумматора являются входами преобразователя кода в 1коды функций; одни входы дополнительных сумматоровсоединены с выходами источника кода смещения фаз, выходы каждого дополнительного сумматора подключены к входам соответствующего запоминающего устройства и к другим входам последующего сумматора, а выходы первого сумматора подключены к входам первого дополнительного запоминающего устройства и к другим входам первого дойолнительного .сумматора.Запоминающее устройство содержит первый и второй сумматоры по модулю432 1124 здва, блок постоянной памяти и инвертор, одни входы второго сумматора по модулю два и вход инвертора являются входом запоминающего устройства, соответствующим старшему раз,ряду кода, а выход инвертора является выходом первого разряда запоминающего устройства, одни входы первого сумматора по модулю дваявляются входом запоминающего устройства, со О ответствующим предпоследнему старшему разряду кода, другие входы первого сумматора по модулю два являются входами запоминающего устройства, соответствующими остальным разрядам кода, а выходы первого сумматора по модулю два подключены к блоку постоянной памяти, выходы которого подключены к другим входам второго сумматора по модулю два, выходы вто рого сумматора по модулю два являются выходами младших разрядов устройства.На фиг. 1 представлена структур- . ная схема преобразователя; на 25 фиг. 2 - структурная схема запоминающего устройства.Преобразователь содержит сумматоры 1, выходы которых подключены к входам запоминающих устройств 2, одни входы сумматоров 1 соединены с выходами источника 3 кода смещения фаз, входы. преобразователяодключены к входам одного иэ сумматоров и одного.иэ запоминающих уст .ройств 2, выходы каждого сумматора подключены к другим входам соседнего сумматора.Запоминающее устройство 2 содержит первый 4 и второй .5 сумматоры 40 по модулю два, блок 6 постоянной памяти и инвертор 7, вход устройства 2, соответствующий старшему разряду кода, подключен к одним входам сумматора 5 по модулю два и через 45 инвертор 7 - к выходу первого разряда устройства 2, вход устройства 2, соответствующий предпоследнему старшему разряду кода, подключен к одним входам первого сумматора 4 по, модулю два, другие входы которого соединены с входами устройства 2, соответствующими остальным младшим разрядам кода, а выходы сумматора 4 по модулю два подключены к блоку 6 постоянной памяти, выходы которого подключены к другим входам второго сумматора 5 по .модулю два, выходы сумматора 5 подключены к выходам младших разрядов устройства.Преобразователь работает следующим образом.В первом сумматоре 1 производится сложение входного кода с кодом источника 3. В каждом последующем сумматоре 1 производится сложение выходного кода предыдущего сумматора 1 с кодом источника 3. Величина кода источника 3 соответствует смещению по фазе между выходными кодами преобразователя. Выходные коды каждого из сумматоров 1 представляют собой адрес числахранящегося в запоминающих устройствах 2. При наличии единицы в старшем разряде входного кода запоминающего устройства 2 выходной код блока 6 инвертируется в сумматоре 5, а при наличии единицы в предпоследнем старшем разряде инвертируются остальные младшие разряды входного кода запоминающего устройства 2 в сумматоре 4,.Это позволяет выполо нить блок 6 для углов от О до 90 В предлагаемом преобразователепроисходит одновременное формирование кодов функций на всех выходах,что увеличивает быстродействие посравнению с известными преобразователями.,.2 рректор Г. Решетн Заказ 8297/44 Тираж 86 ВНИИПИ Государственного коми по делам изобретений и от 113035, Москва, Ж, Раушскаяодписное та СССР ыти 4/5 а илиал ППП "Патент", г. Ужгород, ул. П ая Составитель А. Смирнактор В. Веселовская Техред Т.Маточка