Преобразователь кода грея в двоичный код и обратно

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 19) (И): 57 А Р 5/ АРСТВЕННЫЙ КОМИТЕТ СССР лАм изоБРетений и ОтнРыт ГОС ОПИСАНИЕ ИЗОБРЕТЕНИК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Уфимский орный институт им.(54)(57) ПРЕОБРАЗОВАТЕЛЬ КОДА ГРЕЯВ ДВОИЧНЫЙ КОД И ОБРАТНО, содержащийпервый блок неравнозначности, в состав которого входят одновходовый элемент памяти, первый и второй ферриттранзисторные элементы запрета и переключатель, причем входы записи первых одновходового феррит-транзистор-,ного элемента памяти и,феррит-тран"зисторного элемента запрета соединены с первым информационным входомпреобразователя, первый тактовыйвход которого соединен с тактовымивходами первых одновходового ферриттранзисторного элемента памяти иферрит-транзисторного элемента запрета, о т л и ч а ю щ и й с я тем,что, с целью повышения скорости преобразования кодов, в него введенвторой блок неравнозначности, а в обаблока неравнозначности введены первыйи второй двухвходовые феррит-транзисторные элементы памяти, первыйвходыкоторых соединены с выходами первогои второго феррит-транзисторных элементов запрета соответственно, выходы которых соединены с вторыми входами записи второго и первого двух"входовых феррит-транзисторных элементов памяти, тактовые входы которых соединены соотве гственно с пер"вым и вторым тактовыми входами преобразователя, выходы одновходового,первого и второго двухвходовых феррит-транзисторных элементов памятисоединены соответственно с размыкающим контактом переключателя, с выхо-дом преобразователя и с замыкающимконтактом переключателя, переключающие контакты переключателей первогои второго блоков неравнозначностисоединены соответственно с запрещающим и информационными входами первого и второго феррит-транзисторныхэлемейтов запрета второго и первогоблоков неравнозначности, первый ивторой информационные входы преобразователя соединены с запрещающимивходами вторых феррит-транзисторныхэлементов запрета первого и второгоблоков наравнозначностн, тактовыевходы вторых феррит-транзисторныхэлементов запрета первого и второгоблоков неравнозначности соединенысоответственно с первым и вторым тактовыми входами преобразователя, вторые информационный и тактовый входыпреобразователя соединены соответственно с входами записи и тактовымивходами одновходового феррит-транзисторного элемента памяти и первогоферрит-транзисторного элемента запрета второго блока неравнозначности.1 10895Изобретение относится к автоматике и вычислительной технике и можетбыть использовано при построении устройств управления подвижными звеньями роботов-манипуляторов. 5Известен преобразователь кода Греяв двоичный код, содержащий блок неравнозначности с пятью элементами па"мяти, причем входы записи первого ивторого элементов памяти подключеныОк информационному входу преобразователя, запрещающий-"Вход второго элемента памяти соединен с входом записитретьего элемента памяти, выходы. второго и третьего элементов памяти сое,т,инены соответственно с входом записичетвертого и пятого элементов памяти,выходы которых нодключеиы к информационному выходу прербраэователя и квходу записи третьего элементапамяти,Овыход первого элемента памяти соединен. с запрещающим входом пятого элемента памяти, тактовые входы четвертого и пятого элементов памяти подключены к входу первого такта, а тактовые входы первого, второго и третьего элементов памяти. - к входу второготакта преобразователя 111.Недостатки укаэанного устройстваэаключаютея в низкой скорости преоб- ЗОраэования кодов и невозможности обратного преобразования двоичного кода в код Грея,Наиболее близким к предлагаемомуявляется преобразователь кода ГреяВ двоична код и обратно, содержащийблок неравнозначности с шестью элементами памяти и переключателем режима, причем входы записи первого ивторого элементов памяти подключены 40к информационному входу преобразователя, запрещающий вход второго элементапамяти соединен с входом записи третьего элемента памяти, выходы второгои третьего элементов памяти соединены соответственно с входами записичетвертого и пятого элементов памяти,выходы которых подключены к информационному выходу.преобразователя и кзамыкающему контакту переключателя 0режима, переключающий контакт. которого соединен с вхолом записи третьегоэлемента памяти, а его размыкающийконтакт - е выходом шестого элементапамяти; вход записи которого соединен 5с выходом первого элемента памяти изапрещающим входом пятого элементапамяти, при этом тактовые входы четвертого, пятого и шестого элементов памяти подключены к входу первого такта, а тактовые входы первого, второго и третьего элементов памяти - к входу второго такта преобразовате" ля Г 2 1.Недостаток известного преобразователя состоит в низкой скорости преобразования, так как для преобразования л-разрядного кода требуется (2 ь+2) тактов.Цель изобретения - повышение скорости преобразования кодов.Поставленная цель достигается тем, что в преобразователь кода Грея в дво. ичный код н обратно, содержащий первый блок неравнозначности, в состав которого входят одновходовый феррит- транзисторный элемент памяти, первый и второй феррит-транзисторные элементы запрета и переключатель, причем входы записи первых одновходового Феррит-транзисторного элемента памяти и феррит-транзисторного элемента запрета соединены с первым информационным входом преобразователя, первый тактовый вход которого соединен с тактовыми входами первых одновходового феррит-транзисторного элемента па" мяти и феррит-транзисторного элемента запрета, дополнительно введен второй блок неравнозначности, а в оба блока неравнозначности введены первый и второй двухвходовые феррит-транзисторные элементы памяти, первые входы которых соединены с выходами первого; и второго Феррит-транзисторных элементов запрета соответственно, выходы которых соединены с вторыми входами записи второго и первого двухвходовых феррит-транзисторных элементов памяти, тактовые входы которых соедийены соответственно с первым и вторым тактовыми входами преобразователя, выходы одновходового, первого и второго двухвходовых феррит-транзисторных элементов памяти соединены соответственно с размыкающим контактом переключателя, с выходом преобраэрвателя и с замыкающим контактом переключателя, переключающие контакты переключателей первого и второго блоков неравнозначностн соединены соответственно с запрещающим и информационными входами первого и второго феррит-транзисторных элементов запрета второго и первого блоков наравноэначности, первый и второй информационные входы преобразователя соединены с запрещающими входами вторых Феррит-транзисторных элементов запрета первого и второго блоков неравноэначности, тактовые входы вторых 5 Феррит-транзисторных элементов запрета первого и второго блоков неравнозначности соединены соответственно с первым и вторым тактовыми входами преобразователя, вторые информационный и тактовый входы преобразователя соединенысоответственно с входами записи и тактовыми входами одновходового феррит-транзисторного элемента .памяти и первого феррит-тринэистор ного элемента заптера второго блока неравнозначности.На чертеже приведена структурная схема предлагаемого преобразователя.Преобразователь содержит два бло ка 1 и 2 неравнозначности, каждый иэ которых имеет одновходовой феррит- транзисторный элемент 3 памяти, феррит"транзисторные элементы 4 и 5 запрета, двухвходовые феррит-тран зисторные элементы б и 7 памяти и переключатель 8.В блоке 1 неравнозначности вхоы 9 и 10 записи и запрещающий вход 11 соответственно элементов 3 - зо 5 подключены к первому информационному входу 12 преобразователя. В блоке 2 неравнозначности входы 9 и 1 О и запрещающий вход 11 соответст-. венно элементов 3 - 5 подключены к второму информационному входу 13 преобразователя. В каждом из двух блоков 1 и 2 неравнозначности выход 14 элемента 3 соединен с размыкающнм контактом 15 переключателя 8, замыкают щий контакт 16 которого подключен к выходу 17 элемента 6, выход 18 эле- . мента 4 соединен с первым входом 19 записи элемента 6 и с вторым входом 20 записи элемента 7, выход 21 ,элемента 5 соединен с первым входом 22 записи элемента 7 и с вторым.входом 23 записи элемента 6. Выхо 1 цы 24 элементов 7 блоков неравноэначности 1 и 2 подключены к информацион"5 О ному выходу 25 преобразователя, Вход 26 записи н запрещающий вход 27 соответственно элементов 5 и 4 блока 1 неравнозначностн подключены к переключающему контакту 28 переключа"55 теля 8 блока 2 неравноэначности, а вход 26 записи и запрещающий вход 27 . соответственно элементов 5 и 4 блока 2 неравнозначности подключены к переключающему контакту 28 переключателя 8 блока 1 неравнозначности. Тактовый вход 29 элемента 7 блока 1 не- равнозначности и тактовые входы 30-33 элементов 3-6 блока 2 неравноэначности подключены к первому тактовому входу 34 преобразователя, а тактовые .входы элементов 3-6 блока 1 неравнозначности и тактовьй вход 29 элемента 7 блока 2 неравнозначиости подключены к второму тактовому входу 35 второго такта преобразователя.Сущность изобретения заключается в том, что преобразование разрядов кода в устройстве осуществляется в каждом иэ двух тактов Ф,и 12 . Последовательные разряды кода старвими разрядами вперед подаются поочередно на первый 12 и второй 13 информационные входы преобразователя. В режиме Преобразования "Код Грея -двоичный код" замыкаются контакты 16 и 28 переключателей 8, а при обратном преобразовании - контакты 15 и 28 переключателей 8 блоков 1 и 2 неравнозначности.В такте 1, например,происходит подача на информационньй вход 12 преобразователя 1-го, З-го, 5-го и т.д.(нечетных) разрядов преобразуемого коца, реализация логических операций "Запрет" на Феррит-транзисторных зле ьментах 4 и 5 запрета блока 1. неравноэначности, реализация логических операций "Дизъюнкция" на двух входовых элементах б и 7 памяти блока 2 неравноэначности и выдача результата предыдущего преобразования с элемента 7 блока 1 неравнозначности на информационный выход 25 преобразователя.В такте Ф происходит подача на ин 2Формационный вход 13. преобразователя четных разрядов преобразуемого кода, реализация логических операций "Запрет" на элементах 4 и 5 блока 2 не- ,равнозначности, реализация логических операций "Дизъюнкцня" на элементах 6 и 7 блока 1 неравноэначности ,и выдача результата предыдущего преобразования с выхода элемента 7 блока 2,неравнозначности на информационный выход 25 преобразователя. В сово". купностн элементы 4-7 каждого иэ бло" ков 1 или 2 обеспечивают реализацию логической операции "Неравнозначность". Элемент 6 памяти в этих блоках служит для запоминания результата предыдущего преобразования (в реВНИИПИ Заказ 2934/4 99 Подписное ППП фПатештффг.Ужгород, ул.Проектная,3 108957 жиме работы "Код Грея двоичный код"), а элемент 3 памяти необходим для запоминания значения, преобразуемого . в данном такте разряда кода (в режиме работы Двоичный код .код Грея). 5Из вышесказанного следует, что в устройстве при преобразовании. кода Грея в двоичный код осуществляется сложение по модулю для очередного разряда кода и значения результата 10 предыдущего преобразования, а при обратном преобразовании - очередного и предыдущего разрядов кода.Таким образом, если в известном устройстве для преобразования и-раэ рядного кода было необходимо (2 о+2) тактов, в предлагаемом устройстве для этого требуется всего (ь+2) такта, т.е, скорость преобразования кодов увеличена в 2 п+2 20т+2 раз, т.е. положительный эффект в наибольшей степени будет проявляться при преобразовании многоразрядных кодов.Кроме того, введение новых элементов и связей между ними позволяет осуществить относительное упрощение схемы блока неравнозначности (пять элементов вместо шести), что достигнуто благодаря передаче функции шестого элемента третьему. Последний используется, кроме того, для реализации логической функции "Запрет",Описанный принцип выполнения устройства, при котором разные разряды преобразуемого кода подаются на разные его входы, может быть использован для расширения функциональных возможностей преобразователя - при наличии О блоков неравноэначности возможно преобразование параллельных кодов.