Устройство асинхронного сопряжения синхронных двоичных сигналов

(19) 0)СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 00 у Н 04 Ю 3 08 0 Н 04Е(.д ЯфЪЮ ЗОБРЕТЕН ЕЛЬСТВУгРа.(0гРУ И,ц;+(РУ6 ЙБАИОТЕЪФ ОПИСА К АВТОРСНО И В ановротехничесроф. М,А,Бонч Об ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(71) Ленинградский электкий институт связи им. иБруевича(54) (57) УС 1 РОИС 1 ВО АСИНХРОННОГО ПРЯЖЕНИЯ СИНХРОННЫХ ДВОИЧНЫХ СИГНЛОВ, содержащее на передающей стоне последовательно соеДиненные бл запуска и счетчик, блок цикловойсинхронизации, вход которого соеди"нен с первым выходом блока запуска,управляемый распределитель, выходыразрядов которого подключены к пер"вым входам блока памяти, второй входкоторого соединен с выходом блокацикловой синхронизации, при этом пер.вый вход управляемого распределите"ля соединен с первым выходом блоказапуска, второй выход которого соединен со вторым входом управляемогораспределителя, а на приемной сторо- .не - последовательно соединенныекоммутатор, блок цикловой синхронизации, управляеьвй распределитель иблок памяти, вторые входы которогосоединены с соответствующими выходами коммутатора, а также блок автоподстройки частоты (АПЧ), выход которого соединен с другим входом управляемого распределителя, о т л ич а ю щ е е с я тем, что, с цельюповышения точности сопряжения, напередающей стороне введены три элемента И, первый и второй входы которых соединены соответственно с выходом и вторым входом счетчика, авыходы элементов И соединены соответственно с третьим, четвертым ипятым входами блока памяти,.второйвыход блока запуска соединен со вторым входом счетчика, а на приемнойстороне введены элемент ИЛИ, три элемента И и регистр сдвига, выходыпервого, второго и третьего разрядовкоторого соединены соответственнос вторыми входами первого и второгоэлементов И, с первым и вторым вхо- .дами первого и третьего элементов. Ий с первыми входами второго и третьего элементов И, при этом первый,второй и третий входы элемента ИЛИ соединены соответственно с выхбда" ми первоговторого и третьего элементов И, выход элемента ИЛИ подклю, чен к входу блока АПЧ, третьи нходы первого, второго и третьего элементов И соединены с выходом блбка. цикловой синхронизации, а дополни" тельные вход и выход коммутатора соединены соответственно с дополнительным выходом блока цикловой синхронизации и входом регистра сдвига.входом счетчика, а выходы элементов И соединены соответственно с третьим, четвертым и пятым входами блока памяти, второй выход блока запуска соединен со вторым входом счетчика, а на приемной стороне введены элемент ИЛИ, три элемента И и регистр 60 сдвига, выходы первого, второго итретьего разрядов которого соедине ныл соответственно с вторыми входами первого и второго элементовИ, с первым и вторым входами перво г о и третьего элементов И и с первыИзобретение относится к электросвязи и может использоваться для ввода-вывода синхронных двоичных сигналов в цифровые .тракты систем с дельта-модуляцией и импульсно-кодовой модуляцией.Известно устройство асинхронного сопряжения синхронных двоичных сигналов, содержащее на передающей стороне фазовый компаратор, первым выходом соединенный с кодером фазы, а вторым выходом - с управляющим входом управляемого распределителя, преобразователь фазирующей комбинации, выход которого подключен к одному, из входов зайиси служебных, сигналов 15 блока памяти, а выходы кодера фазы .и управляемого распределителя подсоединены соответственно к остальным входам записи информации блока памяти, а на приемной стороне - комму О татор, блок фазирования по циклам, вход которого подключен к фаэирующему выходу коммутатора, а управляю-. щий выход - сдвигающему входу коммутатора, декодер фазы, информационные.входы которого соединены с выходами служебных сигналов коммутатора, а управляющий вход - с выходом опорных сигналов блока фазирования по циклам, блок фазовой автоподстройки частоты, управляемый распределитель, управляющий вход которого одновременно соединен со входом блока фазовой автоподстройки частоты и выходом декодера фазы, тактирующий входс выходом блока фазовой автоподстройки частоты, а выходы - со входами считывания блока памяти, к входам записи информации которого подключены информационные выходы коммутатора 13Однако данное устройство не обеспечивает высокой достоверности передачи при возможном поражении в канале служебной информации.Наиболее близким к предлагаемому 45 является устройство синхронного сопряжения синхронных двоичных сигналов содержащее на передающей стороне управляемый распределитель, выходы Разрядов которого подключены к первым входам блока памяти, второй вход которого соединен с блоком цикловой синхрбнизации, а также последовательно соединенные блок запуска, счетчик, блок сравнения, кодер и Блок прогнозирования, выход которого подключен к другому входу блока сравнения, а дополнительный вход соединен с выходом блока запуска и входами блока цикловой синхронизации и управляемого распределителя, дополнительный выход которого подключен к другому входу счетчика, а другой вход управляемого распределителя подключен. к другому выходу, блока запуска, а выход кодера подключен к другому выходу блока запус- ка, а выход кодера подключен к треть. ему входу блока памяти, а на приемной стороне - последовательно соединенные коммутатор, блок цикловой синхронизации, управляемый распределитель и блок памяти, входы разрядов которого соединены с соответствующими выходами коммутатора, а также блок автоподстройки частоты (АПЧ), выход которого подключен к другому входу управляемого распределителя, последовательно соединенные декодер и блок прогнозирования, выход которого подключен к входу блока АПЧ, а. другие выходы блока цикловой синхронизации йодключены к входам коммутатора и декодера, другой вход которого соединен с дополнительным выходом коммутатора 2 .Однако известное устройство не обеспечивает высокой точности сопряжения.Цель изобретения - повышение точности сопряжения. Поставленная цель достигается тем,что в устройстве асинхронного сопря-.жения синхронных двоичных сигналов,содержащее на передающей сторонепоследовательно соединенные. блок запуска и счетчик, блок цикловой .синхронизации, вход которого соединенс первым выходом блока запуска, управляемый распрямитель, выходы раэруов которого подключены к первымвходам блока памяти, второй вход которого соединен с выходом блока цикловой синхронизации, при этом первый вход управляемого распределителя соединен с первым выходом блоказапуска, второй выход которого сое"динен со вторым входом управляемогораспределителя, а на приемной стороне - последовательно соединенныекоммутатор, блок цикловой синхронизации, управляемый распределитель иблок памяти, вторые входы которогосоединены с соответствующими выходами коммутатора, а также блок автоподстройки частоты, выход которогосоединен сдругим входом управляемого распределителя, на передающейстороне введены три элемента И, первый и второй входы которых соединены соответственно с выходом и вторымуправляемый распределитель 2, так. тируеьый частотой 1 С, представляет собой регистр сдвига с п входами. Эапуск его осуществляется опорными импульсами, поступающими с блока 1 запУска, На его выходах тактовые импульсы, число которых между .двумя смежными опорными импульсами подсчитывается счетчиком 3, служат импуль сами записи синхронного двоичного сигнала (СДС) в блок 4 памяти. На выходе счетчика 3 формируетсясигнал .фф 1, если в периоде между двумя ) 60 ьи входами второго и третьегоэлементов И, при этом первый;второй и третий входы элемента ИЛИсоединены соответственно с выходами первого, второго и третьего элементов И, выход элемента ЛЛИ подключен .к входу блока АПЧ, третьи входыпервого, второго и третьего элементов И соединены с выходом блока цикловой синхронизации, а дополнительные вход и выход коммутатора соединены соответственно с дополнительнымвыходом блока цикловой синхронизациии входом регистра"сдвига.На Фиг. 1 приведена структурнаяэлектрическая схема передающей стороны предлагаемого устройства; нафиг. 2 - структурная электрическаясхема приемной его стороны.Устройство содержит блок 1 запуска, управляемый распределитель 2,счетчик 3, блок 4 памяти, блок 5цикловой синхронизации, элементы Иб - 8, на приемной стороне, коммутатор 9, блок 10 цикловой синхронизации, регистр 11 сдвига, элемент ИЛИ12, блок 13 автоподстройки частоты(АПЧ), управляемый распрецелитель14, блок 15 памяти, элементы И16 - 18.Устройство работает следующим об-разом.Начало работы устройства Фиксируется на передаче моментом совпадения опорного и тактового импульсовв блоке 1 запуска, опорные импульсыследуют с частотой 1 н й и разделяютнесущую последовательность на циклыпередачи, в частности это можетбыть достигнуто с помощью регулируемой линии задержки сигналов частоты ,.Возможна также организация начала работы устройства путем Формирования на передающей стороне и передачи на приемную специальной кодо-. вой комбинации начального рассогласования по фазе опорного и тактового импульсов.Сигнал с выхода блока 1 запуска разрешает работу управляемого раС- пределителя 2,счетчика 3, блока 5 цикловой синхронизации и элементов И б - 8.смежными опорными импульсами навход счетчика 3 поступает й тактовых импульсов. Если число тактовыхймпульсов, поступивших,на вход.,счетчика 3 в периоде между двумя смежными опорными импульсами, равно И -1то на выходе счетчика 3 формируетсясигнал ф 0 С выхода счетчика 3сигнал ф 1 ф или фОф поступаетна первые входы элементов И б " 8.На вторые входы элементов И б - 8подаются опорные импульсы частоты1 и М . С выходов элементов И б - 8 вблок 4 памяти в параллелвном кодезаписываются комбинации 111, если вцикле. передачи было И единичных информационных интервалов, и 000, еслииединичных информационных интерва.лов.Блок 5 цикловой синхронизации выдает в блок 4 памяти кодовую комбинацию фазирования циклов. Считыва-ние информации и служебных сигналовиз блока 4 памяти осуществляется нанесущейчастоте й,Организуемый в канале цикл содержит И единичных интервалов, из которых и используется для информационных посылок, а (Я-н)- единичных ин"тервалов для служебных посылок. Наприемной стороне устройства (Фиг. 2)коммутатор 9 направляет поступившиеиз канала сигналы по Б соответствующим цепям, из которых И отведено .под информационные импульсы, а;.(Й-и) под служебные, Коммутатор 9управляется блоком 10 цикловой синхронизации. Служебные оигналы с коммутатора 9 поступают на вход регистра 11 сдвига, выходы разрядов которого попарно соединены с двумя входами элементов И 16 - 18. На третьивходы элементов И 16 - 18 поступаютопорные импульсы, Таким образом,любая служебная комбинация с однократной ошибкой, записанная в регистре 11 сдвига, декодируется. С выхода одного из элементов И 16 - 18 сприходом опорного импульса снимается сигнал ф 1, если служебная комбинация имеет один из видов 111;011; 101; 110, т.е. если ошибки нет,если ошибка в первом элементекомбинации; во втором элементеу втретьем элементе. В остальных случаях снимается сигнал ф 0. Выходыэлементов И объединены через элементИЛИ 12. Корректировку тактовой частоты К (по заданному числу единичсных интервалов в цикле на передаче)осуществляет блок 13 АПЧ. 5 10 15 20 25 30 35 40 45 50 55 Управляемый распределителЬ 14 тактируется восстановленной частотой : Х а запускается опорными импульсаСРми из блока 10, Информационные выходы коммутатора 9 соединены с входами блока 15 памяти.1072278 м,гВНИИПИ Заказ 14852 Тираж 635 Подписное Филиал ППП "Патентф, г. Ужгород, ул. Проейтйая,С помощью управляемого распределителя,14 блок памяти выдает восстановленный синхронныи,двоичный сигнал 4Предлагаемое устройство сопряже . ния синхронных двоичных сигналов позволяет повысить точность сопря"жения. Кроме того, в случае кодирования служебной ийФормации е защитой от однократной свщбки требуетсятри единичных интервала (1+2 проверочных), тогда как в прототипе пять