Устройство для временного компандирования

(0888)СВА Р 377879 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКР(56) 1. Патент 5, кл. 325-2, 19732, Авторское свидетельство СССР Р 930714, кл, Н. 04 д 3/16 1980 (прототип) .(54)(57) УСТРОЙСТВО ДЛЯ ВРЕМЕННОГО КОМПАНДИРОВАНИЯ, содержащее последовательно соединенные блок управляемой задержки, блок фазовой автоподстройки частоты, передатчик, .первый регистр, блок памяти, выходы которого соединены с входами второго и третьего регистров, Управляющие входы которых объединены, последовательно соединенные первый делитель- частоты и блок пЕРебора. адресов записи, выход которого соединен с первым входом первого элемента И, после довательно соединенные второй делитель частоты и блок пеРебора адресов считывания, выход которого соединен с первыМ входом второго элемен та. И, причем инверсный выход второго делителя частоты через третий ,элемент И соединен с вторым вхсюом. второго элемента И.и с входом считы- вания блока памяти, выходы первого и второго элементов И через элемент .ИЛИ соединены с управляющим входом блока памяти, синхронизирующие входы первого делителя частоты и блока перебора адресов записи соединены между собой, синхронизирующие входы второго делителя частоты и блока перебора адресов считывания соединены между собой, а также четвертый элемент И, о .т л и ч а ю щ е е с я тем, что, с целью повышения пропускной способности, в него введены два элемента запрета и пятый элемент И, причем первый элемент запрета включен между тактовым выходом передатчика и входом первого делителя частоты, управляющий вход первого элемента запрета соединен с входом Огибающая пропусков низкочастотной информациифф устройства, второй элемент запрета включен между выхо" Я дом четвертого элемента И и управляющими входами второго и третьего регистров, которые также соединены с входом второго делителя частоты, выход которого через пятый элемент И соединен с входом запись блока,памяти, а второй вход пятого элемента И соединен с инверсным выходом Верного делителя частоты.диненные первый делитель частоты иблок перебора адресов записи, выходкоторого соединен с первым .входомпервого элемента И, последовательносоединенные второй делитель частоты и блок перебора адресов считыва-ния, выход которого соединен с первым входом второго элемента И, причем инверсный выход второго делителячастоты через третий элемент И соеди нен с вторым входом второго элементаИ и с входом считывания блока памяти,выходы первого и второго элементов Ичерез элемент ИЛИ соединены с управляющим входом блока памяти, синхрони зирующие входы первого делителя частоты и блока перебора адресов записисоединены между собой, синхронизирующие входы второго делителя частотыи блока перебора адресов считываниясоединены между собой, а также четвертый элемент И, введены два элемента запрета и пятый элемент Й, причем первый элемент запрета включенМежду тактовым выходом передатчикая входом первого делителя частоты,управляющий вход первого элементазапрета соединен с входом Огибающая пропусков низкочастотиой информации устройства, второй элементзапрета включен между выходом четвертого элемента И и управляющими входами второго и третьего регистров,которые также соединены с входомвторого делителя частоты, выход которого через пятый элемент И соеди нен с входом запись блока памяти,а второй вход пятого элемента И соединен с инверсным выходом первогоделителя частоты.На чертеже приведена структурная 40 электрическая схема предлагаемогоустройства.Устройство содержит блок 1 управляемой задержки, блок 2 фазовой автоподстройки частоты, передатчик,З, 45 первый регистр 4, блок 5 памяти,второй регистр б, третий регистр 7,первый .делитель 8 частоты, блок 9перебора адресов записи, первыйэлемент И 10, второй делитель 11частоты, блок 12, перебора адресовсчитывания, второй элемент И 13,,третий элемент И 14, элемент ИЛИ 15,четвертый элемент И 16, первый элемент 17 запрета, второй элемент 18запрета, пятый элемент И 19.Устройство работает следующим образом.На вход блока 1 поступают импульсы с цикловой частотой передачи, науправляющий вход данйого блока посту 60 65 Изобретение относится к радиотехнике и связи и может быть использовано в системах передачи информации с временным разделением каналов, в частности в спутниковых системах связи с многостанционным доступом в стволе ретранслятора.Известно устройство для временного компандирования, содержащее параллельно соединенные динамические сдвигающие регистры, блрк управления записью и источник информации, выходы которого соединены с входами динамических сдвигающих регистров 11 .Недостатком данного устройства для временного компандирования является низкая пропускная способность.Наиболее близким к предиагаемому является устройство для временного компандирования, содержащее последовательно соеДиненные блок управляемой задержки, блок фазовой автоподстройки частоты, передатчик, первый регйстр, блок памяти, выходы которого соединены .с входами второго и третьего регистров, управляющие входы которых объединены, последовательно соединенные первый делитель частоты и блок перебора адресов записи, выход которого соединен с первым входом первого элемента И, последовательно соединенные второй делитель частоты и блок перебора адресов считывания,.выход которого соединен с первым входом второго элемента И, причем инверсный выход второго делителя частоты через третий элемент И соединен с вторым входом второго элемента И и с входом считывания блока памяти, выходы первого и второго элементов И через элемент ИЛИ соединены с управляющим входом блока памяти, синхронизирующие входы первого делителя частоты и блока перебора адресов записи соединены между собой, синхронизирующие входы второго делителя частоты и блока перебора адресов считывания соединены между собой, а также четвертый элемент И 2 .Недостатком известного устройства для временного компандирования является низкая пропускная способность из-за наличия жесткой связи между сигналами считывания и записи в блоке памяти.Цель изобретения - повышение пропускной способности.Поставленная цель достигается тем, что в устройство для временного компандирования, содержащее последовательно соединенные блок управляемой задержки, блок фазовой автоподстройки частоты, передатчик, первый регистр, блок памяти, выходы которого соединены с входами второго и третье го регИстров, управляющие входы кото рых объединейы, последовательно сое пает огибающая информационного пакета. С выхода блока 1 сигнал формы меандр поступает на блок 2, фаза которого совпадает с фазой цикла накопления. Таким образом, окончание цикла накопления совпадает по фазе.1072279 авитель В.ШевцоведЛ. Микеш Корректор О.Тиг Соовалева Те Вздакто 48/52 Тираж б 35 ПодписнВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж"35, Раушская наб д, 4/ а филиал ППП фПатентфф, г.ужгород, ул.Проектная, 4 с окончанием информационного пакета.Непрерывный цифровой поток, поступая в первый регистр 4 делится на слова, которые в параллельном коде подаются на входы блока 5. Первый делитель 8 с коэффициентом деления,. равным разрядности первого регистра 4, образуют такты для работы блока 9. Блок 12 работает от тактов системы синхронизации устройства. Импульсы считывания из блока 5 образуются из гактовой частоты путем деления ее в количество раз, равное разрядности второго и третьего регистров б. и 7.Сигналы записи формируются пятым элементом И 19. из условия отсутствия ймпульсов считывания иэ блока 5 и заполнения первого регистра 4 информацией. Запись также возможна в течение всего време,ни пропусков пакетной информации. В эти моменты на адресные входы блока 5 подается код адреса из блока 9 и в момент заполненияпервого регистра 4 производится запись, которая в зависимости от вида адре" са может произойти от одного дб нескольких ран. При таком принципе формирования импульсов записи соотношение частот тактовых импульсов передатчика 3 и тактовой, частоты системы многостанционного доступа, в состав которой входит устройство временного компандирования, может быть любым целым числом.Использование изобретения позволяет увеличить пропускную способность .системы спутниковой связи на 10 - 15.