Пороговый декодер сверточного кода

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 0 Н 04 ОПИСАН К АВТОРСКОМ ОБРЕТ Я и ВИДЕТЕЛЬСТВ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1, Авторское свипетельство СССРМу 586571, кл. Н 04 Ь 1/10, 1977.2, Авторское свидетельство СССРМ 559419, кл, Н 04 Ь 3/02, 1977(54)(57) 1, ПОРОГОВЫЙ ДЕКОДЕРСВЕРТОЧНОГО КОДА р содержащий после-довательно соединенные регистр сдвига,вычислитель синдрома, первый сумматорпо модулю пва, регистр неравнозначнос,ти, пороговый блок и второй сумматор,801046958 А по мопулю п второму входу которого подключен со етствующий выход регистра,сдвига, отличающийся тем, что, с целью декодирования информации без предварительной синхронизации кода со скоростью 1 Р 2, в него введены декоммутирующий блок, пва пороговых счетчика и последовательно соединенные решающий блок и элемент И, к второму входу которого подключен выход второго суммато- ра по модулю два, при этом первый и второй выходы пекоммутирующего блока подключены к входам соответствующих пороговых счетчиков, выходы которых подключены к входам решающего блока, причем вхоп регистра сдвига подключен ЕР к второму входу первого сумматора по модулю два, выход которого подключен к входу некоммутирующего блока. С:1046958 25 30 35 40 2.Декоцерцоп. 1, отличающ и й с я тем, что решающий блок содержит первый элемент ИЛИ, выхоц которого через счетчик качества фозирования подключен к Й -входам первого и второго триггеров через второй и третий элементы ИЛИ соответственно, выхоцы первого и второго триггеров через первый и второй элементы И подключены3Изобретение относится. к технике связи и может использоваться в устройствахцомехоустойчивого кодирования при передаче дискретной информации.Известен пороговый детектор сверточного коде, содержащий декоммутирующийблок, кодер, анализатор синдрома, пороговый блок и корректор ошибок11.Однако известный декодер не обеспечивает декодирования без прецварительнойсинхронизации кода.Наиболее близким по технической сущности к предлагаемому является устройство декоцировония линейных сверточных кодов, содержащее последовательно соединенные регистр сдвиге, вычислитель синдрома, первый сумматор по модулю цва, регистр неравноэначности, пороговый блок и второй сумматор по модулю.два, к второму входу которого подключен соответствукиций выход регистрасдвига21.Недостатком известного устройстваявляется необходимость прецварительнойсинхронизации декодируемого кода соскоростью 1/2,Цель изобретения - обеспечение декодирования инормеции без предварительной синхронизации кода со скоростью 1/2Поставленная цельдостигоется тем,что,"в пороговый цекодер сверточного кода,содержащий последовательно соединенныерегистр сдвига, вычислитель синдрома,первый сумматор по модулю два, регистр неревноэначности,пороговый блоки второй сумматор по модулю цва квторому входу которого подключен соответствующий вход регистре сдвига, введены декоммутирукиций блок, два пороговых счетчика и последовательно соединенные решающий блок и элемент И, к второму входу которого подключен выход к входам четвертого элемента ИЛИ, при этом первый вход первого элемента ИЛИ объединен с входом первого триггера и вторым входом третьего элемента ИЛИ, а второй вход первого элемента ИЛИ объединен с входом второго триггера и с , вторымвходом второго элемента ИЛИ,причем вторые входы первого и второго триггеров являются входами синхроимпульсов. 2второго .сумматора по модулю два, приэтом первый и второй выходы цекоммутиру.ющего блока подключены к входем соответствующих пороговых счетчиков, выходы которых подключены к входом решающего блока,причем вход регистра сдвига подключенк второму входу первого сумматора помодулю цва, выход которого подключенк входу декоммутирукзцего блока.Кроме того, решающий блок содержитпервый элемент ИЛИ, выход которого че -а.реа счетчик качества фезирования подклю- чен к Я - входам первого и второго триг.геров через второй и третий элементы ИЛИсоответственно, выходы первого и второготриггеров через первый и второй элементы И подклкченык входам четвертого элемента ИЛИ,при этом первый вход первого элемента ИЛИ обьединен с входом первоготриггера и вторым входом третьего элемента ИЛИ а второй вход первого элемента ИЛИ объединен с входом второготриггера и вторым входом второго элемента ИЛИ, причем вторые входы первогои второго триггеров являются входами синхроимпульсов. На фиг. 1 представлена структурная схема порогового декодера сверточиогокодана фиг. 2 - структурная схема решающего блока; на фиг. 3 - структурнаясхема порогового счетчика,Пороговый декодер сверточного кодасодержит регистр 1 сдвига, вычислитель2 синдрома первый сумматор 3 по моду-,лю;, два, регистр 4 неравнозначности,пороговый блок 5, второй сумматор 6по модулю две,: декоммутирующий блок7, пороговые счетчики 8 и 9, решающий блок 1 О, элемент И 11.Решающий блок 10 содержит первыйэлемент ИЛИ 12, счетчик 13 качества1046 958 3фазирования, второй й третий элементыИЛИ 14 и 15, триггеры 16 и 17, элементы И 18 и 19, четвертый элементИЛИ 20,Пороговые счетчики 8 и 9 содержат 5элемент 21 запрета, элемент И 22,счетчик 23,Регистр 1 сдвига совместно с вычислителем 2 синдромов представляет собойкодирующее устройство, преобразующее 10принимаемую последовательность символов в соответствии с образующим многочленом сверточного кода. Отличительной особенностью этого устройства является то, что оно выполнено методом 5перемежения 2-й степени, что определяетЯ.(и 4 1)-1 разрядов регистра 1сдвига, где В.- максимальная степеньчленов образующего многочлена.Кодирующее устройство позволяет одно.20временно сформировать синдром для чегных и нечетных символов принимаемойпоследовательности до ее разделения наинформационную и проверочную части.Насумматоре Зпомодулю 2 происходит 25сложение синдрома четных символов с, нечетными символами последовательности и, наоборот, - синдрома нечетныхсимволов с четными символами. В ре,зультате формируются сигналы неравно- . ЗОзначности, которые записываются в регистр 4 неравноэначности и одновременнопоступают на декоммутируюший блок 7.Пороговый блок 5 на основании сигна, лов неравнозначности и установленногопорога корректирует информационные символы на сумматоре 6 по модулю два,Декоммутируюший блок 7 разделяетсигналы неравнозначности четных и нечетных символов на цве поцпослецователь йости. Пороговые счетчики 8 и 9 поцсчитывают сигналы неравноэначности на заданном временном интервале и сравниваютполученные результаты с пороговымзначением, Решающий блок 10 до реэультатам сравнения пороговых счетчиков8 и 9 определяет, какие символы принимаемой послецовательности являютсяинформационными - четные или нечетные.на элементе И 11 происходит вьшелениеоткорректированных информационных символов по сигналам управления из решающего блока 10,Пороговый декодер работает следующим образом.На вход устройства поступает последовательность символов, иэ которых нечетные (1-й крат) являются информационными, а четные (2-й крат) представляют собой сумму по модулю два проверочных символов и единичных символов. Назовем эту подпоследовательность модиФицироВанной проверочной частью принимаемой пос-. ледовательности символа. Информация вводит ся в регистр 1 сдвига и поступает на вход первого сумматора 3 по модулю два. Из соответствующих параллельных выходов регистра 1 сдвига сигналы поступают на входы вычислителя 2 синцромов, который на 2-м крате формирует синцром информационных символов, а на 1-м крате - синдром модифицированной проверочной части. В результате на первом сумматоре 3 по модулю цва происходит сложение следующих поцпослецовательностей.На 2-м крате суммируются по модулю два символа синдрома информационной части с символами модифицированной проверочной части. При отсутствии ошибок в канале связи эти подпоследоватзльности являются инверсией одна относительно другой. Поэтому сигналы неравноэначности будут иметь место для каждой пары суммируемых символов.На 1-м крате суммируются символы синдрома модифицированной проверочной части с символами информационной части принимаемой последовательности, Число сигналов неравнозначности в этом случае 1всегда будет меньше, чем на 2-м крате.Сигналы неравнозначности 1-го н 2-го кратов записываются в регистр 4 неравнозначности и поступают на цекоммутиру- юшМ блок 7, который сигналы неравнозначностн 1-го крата направляют в пороговый счетчик 8, а сигналы неравнозначности 2-го крата - в пороговый счетчик 9. В пороговом счетчике 8 (9) сигнал неранозначности поступает на запрещающий вход элемента 21 запрета и проходит через элемент И 22, так как на цругой вхоц элемента И 22 поступает синхроимпульс С 1 (2) соответствующего крата (цля счетчика 8 - 1-й крат, цля счетчика 9- 2-й крат), С выхода элемента И 22 сигнал нерае оэначности поступает на счетный вход (+1) счетчика 23, кото рый подсчитывает подряд следующие сигналы неравнозначности. Если на очередном такте снгнв иравнозначности отсутствует, то синхропмпульс С 1 (2) проходит через элемент 21 запрета на установочный нулевой (Й ) вхоц счетчика 21, устанавливая его в исходное (нулевое) состояние. Емкость счетчика 23 выбирается равной 1 Г = и, Это значит, что еслимерный интервал между поцтвержцениями правильного,фазирования превысит допустимое значение, опрецеляемое емкостью счетчика 13 качества фаэирования, то сигнал переноса с выхоаа счетчика 13 качества фазирования через второй и третий элементы ИЛИ 14 и 15 установит триггеры 16 и 17 в. нулевое состояние. В результате прекратится выаача синхроимпульсов с выхоаа решающего блока 10, определяя потерю циклового фазирования и прекращение приеме информационных символов.Если информационные символы принимаются по 2-му крату, то соответственно первым срабетывает пороговьЮ счетчик 8 и сигнал с его выходе поступит на вход 1 решающего блока 10 (фиг. 2). В результ тате в единичное состояние установится первый триггер 16 (в нулевое - второй триггер 19), откроется элемент И 18 и синхроимпульсы С 2 1-го крата поступят через четвертый элемент ИЛИ 20 на выход решающего блока 10, выделяя информационные символы иэ принимаемой последовательности не элементе И 11.Таким образом, в прецлагаемом устройстве совмещаются функции фазирования кода и декодирования, причем выделение информационных символов осуществляется не последнем этапе обработки. ираж 677 Подписное 55 /58 Заказ 1 П лиал ППП "Патент", г. Ужгород, ул. Проектная, 4 3 1046958поступит подряд фи сигналов неравноэиачности, то на выхоае соответствующего порогового счетчика 8(9) появится сигнал переносе. Пля рассметриваемого примера при отсутствии ошибок в канале 5связи п подряд следующих сигналовнеравнозначности поступит на пороговыйсчетчик 9 и сигнал с его выхоаа пройдетв решакаций блок 10 (вхоа 2, фиг. 2),Этот сигнал, пройдя первый элемент1 ОИЛИ 12, установит счетчик 13 качествафаэирования в исхоцное (нулевое) состояние; установит второй триггер 17 вединичное состояние; пройдя второй элемонт ИЛИ 14, установит первый триггер16 в нулевоесостояние, Второй триггер 17 мкроет второй элемент И 19 и синхроимпульсы С 2 2-го крата через второйэлемент И 19 и четвертьЮ элемент ИЛИ20 поступает с выхода решающего блока 10 на вход элементе И 11, обеспечивая выделение информационных символов из принимаемой последовательности.Счетчик 13 качества фазированияотсчитывает мерный интервал за счет25подачи синхроимпульсов на его счетныйвхоц. Каждое поцтвержцение правильногофазирования (сигналы на вхоаах 1 или 2решающего блока 10) устанавливает счет.чик 13 качества фазирования в исхоцноесостояние, и отсчет возобновляется. Если,