Запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИН 51) 11 С 11 00 ПИСАНИЕ ИЗОБРЕТ ИЯ К РСК СВИДЕтЕЛЬСт 3433187/18-2428,04,.8223 .09.83, БюлВ,К. КонопельМинский радио(22) (46) (72) (71) тут (53) ехнический и 681.327 083 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(56) 1. Щетинин Ю.И. и др. Способы использования кристаллов ЗУ с дефектными запоминающими элементами.- "Зарубежная электронная техника", 1978, Р 20, с.6, рис.1,2.2. Авторское свидетельство СССР Р 877614, кл, Ц 11 С 11700, 1981 (прототип).(54)(57) ЗАПОИИНАОЩЕЕ УСТРОЙСТВО, содержащее матрицу основных и дополнительных элементов памяти, дешифраторы адреса, первую и вторую груп-. пы программируемых элементов памяти, блоки считывания, блок вывода данных, группы элементов И, элемент НЕ, эле мент ИЛИ и элементы И, причем адресные входы основных и дополнительных элементов памяти подключены к выходам первого дешифратора адреса, инверсные выходы элементов И первой и второй групп соединены с входами записи основных и дополнительных элементов памяти соответственно, прямые выходы. элементов И первой группы и выходы основных элементов памяти подключены к информационным входам первого блока считывания, управляющие выходы которого соединены с выходами второго дешифратора адреса,. первыми входами элементов И первой группы и входами программируемых. элементов памяти пер" вой группы, выходы которых подключены ко входу элемента ЙЕ, первому входу первого элемента И и первым входам элементов И второй группы, вторые входы которых соединены с выходами третьего дешифратора адреса и управляющими входами второго блока считывания, информационные входы которого подключены к выходаи дополнительных элементов памяти и выходам элементов И второй группы, выход элемента НЕ соединен с первым .входом второго элемента И и вторыми входами элементов И первой группы, выходы первого и второго блоков считывания подключены к вторым входам второго и первого элементов И соответственно, выходы которых соединеныс входами элемента ИЛИ, выход ко- Е торого подключен к первоиу входу бло ка вывода данных, выход которого является .выходом устройства, а второ вход является управляющим входом уст ройства и соединен с третьими входами элементов И первой и второй р групп, четвертые и пятые входы которых соответственно объединены и являются входом записи и входом разрешения записи устройства, адресными входами которого являются входы вто. рого дешифратора адреса, о т л ич а,ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены третья группа элементов И, выходы которых подключены к входам элементов ИЛИ группы входы которых подключены к входам третьего дешифратора адреса; причем первые входы элементов И. третьей группы соединены с выходами программируемых, ф, элементов памяти второй группы, а вторые входы - с входами второго двшифратора адреса.60 Целью изобретения является повышение быстродействия устройства.Поставленная цель достигается тем, что в запоминающее устройство, 65 Изобретение относится к вычислй- . тельной технике и может быть использовано при изготовлении больших интегральных схем запоминающих.устройств.Известно запоминающее устройство содержащее матрицу элементов памяти, схемы логики обращения и коррекции, позволяющие производить обход дефектных разрядов элементов памяти благодаря наличию дополнительных избыточ ных разрядов в матрице 11 .Недостатком этого устройства является низкая. надежность.Наиболее близким по технической сущности к изобретению является за поминающее устройство, содержащее дешиФратор адреса слова, соединенный с адресными шинами матрицы элементов памяти, разрядные шины которой соединены с выходами первый и вторых 20 вентилей, информационными входами первого и второго блоков считывания, управляющие входы первого блока считывания соединены с выходами дешифратора адреса разряда, первыми вхо дами первых вентилей и адресными входами первых программируемых элементов памяти, вторые, третьи, четвертые и пятые входы первых и вторых вентилей соединены соответственно с шинами разрешения записи, управления и первым входом выходного бло" ка, разрядной шиной первых программируемых элементов памяти и первыми входами первого и второго элементов И через инвертор и непосредственно, первые входы вторых вентилей соединены с выходами дополнительного дешифратора и управляющими входамивторого блока считывания, выходы первого и второго блоков считывания 40 соединены соответственно с вторыми входами первого и второго элементов И, выходы первого и второго элементов И соединены через элемент ИЛИ с вторым входом выходного блока, вы ход выходного блока является выходом устройства, входы дешифратора адреса разряда, вторые программируемые элементы памяти, программирование первых и вторых программируемых элементов памяти осуществляется с помощью лазера 21 .Недостатками известного устройства являются сложность схем коррекции из-за необходимости хранить код адреса дефектного разряда в дополнительной памяти и низкое быстродействие из-за необходимости проведения контрольного считывания в режиме записи для определения дефектности разряда. содержащее матрицу основных и дополнительных элементов памяти,дешифраторы адреса, первую и вторуюгруппы программируемых элементов памяти, блоки считывания, блок выводаданных, группы элементов И, элементНЕ, элемент ИЛИ и элементы И причем адресные входы основных и дополнительных элементов памяти подключенык выходам первого дешифратора адреса,инверсные выходы элементов И первойи второй групп соединены с входамизаписи основных и дополнительныхэлементов памяти соответственно, прямые выходы элементов И первой группы и выходыосновных элементов памяти подключены к информационным входам первого блока считывания, управляющие входы которого соединены с выходами второго дешифратора адреса,первыми входами элементов И первойгруппы и входами .программируемыхэлементов памяти первой группы, выходы которых подключены к входуэлемента НЕ, первому входу первогоэлемента И и первым входам элементов,И второй гоуппы, вторые входы которыхсоединены с выходами третьего дешифратора адреса и управляющими входамивторого блока считывания, информационные входы которого подключены к выходам дополнительных элементов памятии выходам элементов И второй группы,выход элемента НЕ соединен с первымвходам второго элемента И и вторымивходами элементов И первой группы,выходы первого и второго блоковсчитывания подключены к вторым входам второго и первого элементов И соответственно, выходы которых соедине-ны с входами элемента ИЛИ, выходкоторого подключен к первому входублока вывода данных, выход которогоявляется выходом устройства, а второй вход является управляющим входомустройства и соединен с третьимивходами элементов И первой и второйгрупп, четвертые и пятые входы которых соответственно объединены и являются входом записи и входом разрешения записи .устройства, адресными входами которого являются входывторого дешифратора адреса, введены.третья группа элементов И, выходы которых соединены с входамиэлементов ИЛИ группы, выходы которыхподключены к входам третьего дешифратора адреса, причем первые входыэлементов И третьей группы соединеныс выходами программируемых элементовпамяти второй группы, а вторые входыс входами второго дешифратора адреса.На чертеже изображена функциональная схема предлагаемого устройства.Устройство содержит матрицу 1основных 2 й дополнительных 3 элемен-адреса, предназначенный для дешифрации адреса слова, первую 7 и вторую8 группы элементов И, первый 9 и вто-.рой 10 блоки считывания. На чертежеобозначены управляющие входы.11 первого блока считывания. Устройство содержит также второй дешифратор 12 адреса, предназначенный для дешифрацииадреса .разряда основных элементовпамяти, первую группу программируемых элементов 13 памяти. На чертежеобозначены также вход 14 разрешения,записи, вход 15 записи и управляющийвход 16 устройства. Устройство содержит также блок 17 вывода данныхс выходом 18, первый 19 и второй 20 15элементы И, элемент НЙ 21, третийдешифратор 22 адреса, предназначенный для дешифрации адреса разрядадополнительных элементов памяти, свыходами 23, элемент ИЛИ 24, вторую 20группу программируемых элементов 25памяти. На чертеже обозначены такжеадресные входы 26 устройства. Кроме .того, устройство содержит третьюгруппу элементов И 27 с первымивходами 28 и группу элементов ИЛИ 29с выходами 30.Программируемые элементы памятипервой группы организованы в матрицус одноразрядной шиной 31 и 2" адресными входами, где К - число основных элементов памяти,Программирование элементов 13 и25 памяти осуществляется путем пережигания плавки связей с помощью лазе. ра.35Устройство работает следующим образом.При изготовлении и при обнаружениидефектных элементов 2 памяти в матрице 1 в программируема элементы 13 40памяти, соответствующие дефектным .разрядам в матрице 1, заносятся еди-.ничные сигналы. Кроме того, путем .программирования единичных Сигналоэр элементах 25 памяти на выходы 3045коьиутируются л разрядов из К вхо"дов 26 где о с к).При коррекции двухдефектных разрядов используетсятолько один любой разряд входногоадреса, в котором сигналы отличаются друг от друга при дефектности,например, разрядов в матрице 1 с адресами 1 О .0 0 0 и 1 1 0 0 0 второйслева адресный разряд выбираешься на .выход. 30),При коррекции одного дефектногоразряда в разрядах элементов 2 памяти матрицы 1 вначале выбираетсяв дефектном входом адресе 26 разряд,содержащий нулевой сигнал, путемпрограммирования соответствующего 60элемента 25 памяти. Если же разрядэлементов 3 памяти матрицы 1 соответствующий этому адресу, являетсятакже дефектным, то в адресе навходах 26 выбирается дополнизель но еще один разряд, содержащий едийичный сигнал, путем программирования второго из элементов 25 памяти.При эксплуатации при записи информациина входы 14-16 устройства подаются сигналы разрешения записи, записи и управления соответственно. При этом происходит возбуждение дешифраторов 6 и 12 в соответствии с кодом адреса запрашиваемого .элемента 2 памяти матрицы 1. Возбужденный выход 4 дешифратора подключает элементы 2 и 3 памяти выбранного слова к разрядным шинам 5 Одновременно происходит опрос соответствующего элемента 13 памяти единичным сигналом с одного из входов 11 дешифрато ра 12.Если опрашивается исправный разряд элементов 2 памяти, то на шине 31 появится нулевой сигнал, который закроет элементы И 8 и, проходя через элемент НЕ 21, откроет элементы И 7. Тем самым, в разряд элементов 2 памяти матрицы 1, открытый сигналом с одного из выходов 11 дешифратора 12, происходит запись информации, поступающей по входу 15.Если опрашивается дефектный разряд элементов 2 памяти, то на шине31 появится единичный сигнал, который откроет вторые элементы И 8 и,проходя через элемент НЕ 21, закроетэлементы НЕ 7, Тбгда в разряд элементов 3 произойдет эаписв информации по адресу, поступающему с выходов 30 элементов ИЛИ 29 и вычисленному дешифратором 22. Прямой и инверсный сигналы с двух выходов 23 дешифратора 22 управляют выбором соответственно первого и второго разрядов элементов 3 памяти матрицы 1. Сигнал на выходе 30 элемента ИЛИ 29 соответствует сигналу на однбм из входов 26, в котором сигналы в адресах двух дефектных разрядов отличаются друг от друга.Если же в матрице 1 содержится два дефектных разряда, один из которых относится к элементам 3 памяти, то благодаря соответствующему программированию при производстве всегда будет опрашиваться один из исправных разрядов элементов 3 памя. ти по нулевому или единичному сигналу с выхода 30.В режиме считывания сигналы навходах 14 и 15 отсутствуют. При этомэлементы И 7 и 8 заперты, а сигнало-.состоянии опрашиваемого основного2 или дополнительного 3 элементовпамяти матрицы 1 поступает с выходовблоков 9 или 10 через элементыИ 2019, элемент ИЛИ 24, блок 17на выход 18 устройства. Так же каки в режиме записи, выделение храни-.мого сигнала или с блока 9, илис блока 10 зависит от сигнала на1043741 Составитель Т. Зайцеваредактор Н. Лазаренко Техред А,Ач Корректор А. Тяс э 7347/56 Тираж 594 ВНИИПИ Государственного комитета по делам изобретений и открыти 113035, Москва, )Х, Раушская нЗ ПодписноеСР ная, 4 Филиал ППП "Патент, г. УжгоРод, ул. шине 31 элементов 13 памяти, т.е. от того, опрашивается исправный или дефектный элементы 2 памяти матрицы 1,Таким образом, предлагаемое устройство, как и известное, позволяет производить коррекцию дефектных разрядов в матрице 1 элементов 2 памяти, при наличии дополнительных элементов 3 памяти в матрице, но более эффективно, поскольку требуется только К программируемых элементов памяти, Кроме того, в предлагаемом устройстве не производится контрольное считывание в режимезаписи для определения местоположения дефектов, что увеличивает быстродействие устройства при эксплуатации,причем дефекты корректируютсяи в дополнительных элементах 3 памяти, поэтому надежность этого устройства выше, чем у известного. Технико-экономическое преимущест во предлагаемого устройства заключается в егб более высоких быстродействии и надежности по сравнению с известным.