Многоканальная система управления распределением ресурсов в вычислительном комплексе

(54) МНОГО НИЯ РАСПРЕДЕ ЛИТЕЛЬНОМ КО (57) Изобрете тельной техн ным цифровым формации с м вующих устро СТЕМАУРСО КАНАЛЬНАЯ ЕНИЕМ ДУПЛЕКСЕ ние отн ке, в систем ожество ств вво ычислик слож осится к астност ам обраб м быстр да-выво ки деист ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(21) 419819 (22) 19.01. (46) 23,10. (71) Инстит АН СССР (72) Ю.А,Ст и А.В.филин (53) 621. 39 (56) Авторс В 12691142,зобретения - повышение производител ости вычислительного комплекса.Сис тема содержит в центральном канализатор запросов, группу блоковввода-вывода, блок реконфигурации,блок элементов запрета, анализаторзапросов периферийных каналов, двунаправленный коммутатор, группу многопортовых блоков памяти, в каждомпериферийном канале - группу блоковввода-вывода, блок прямого доступа впамять и соответствующий блок элементов запрета, коммутатор сигналов разрешений прерываний, первый ивторой блоки элементов ИЛИ, В системе осуществляется эффективная организация одновременной работы устройств, распределенных по разным каналам. 2 з.п. ф-лы, 21 ил.жет узнать двояким образом. Можно произвести операцию чтения состояния регистра 90 посредством элементов И 112 и 113, после того как устройство перейдет в состояние "Свободно", Второй способ заключается в использовании механизма прерывания. Состояния бита разрешения прерывания операции 109 и битов завершения операдии 114 анализируются устройством 85 10 управления прерьванием. Считывание -,состояния буферного регистра 90 производится посредством элементов 115103, запись в него информации 109 1 при инициативе периферийного аппара та производится под действием стробирующего сигнала 116.Функциональная схема устройства 85 управления прерьванием представлена на Фиг,10, на фиг.11 и 12 - ре.20 менная диаграмма и алгоритм его работы соответственно. В исходном состоянии триггеры 117 и 118 сброшены.устоойство 85 управления запускается в работу при совпадении высоких уров Ней на входах схемы И 119, первыйход которой соединен с битом разреения прерываний 106 местного устройтва 87 управления, а второй вход с ыходом элемента ИЛИ 120. На входы 30 лемента ИЛИ 120 приходят сигналы 114 с выходов регистра 90 состояний (установка которых говорит о факте завершения операции). При совпадении этих условий элементом И 121 Формируется низкий уровень на магистрали 15 запросов прерываний. Приход от анализатора 1 высокого уровня по центральной магистрали 16 разрешения прерывания приводит к установке тригге ра 117. Высокий уровень с выхоца триггера 117 поступает на первый вход элемента ИЛИ-НЕ 122, что вызывает сброс сигнала на магистрали 15, на первый вход элемента И-НЕ 123, что вызывает Формирование сигнала ПВБ 46 в магистрали 14, и на первый вход элемента И-НЕ 124, в результате чего на ее выходе появляется низкий уровень. Этот низкий уровень поступает на первый вход элемента И 125 и подтверждает низкий уровень на его выходе, а через время, отрабатываемое элементом 126 задержки, высокий уровень появляется на втором входе элемента 125. Сигнал 16 разрешения пре-, рьвания, источником которого является анализатор 1 запросов, последовательно проходит через все устройства системы, подключенные к данному уровню приоритета,Этот сигнал, поступая на вход первого устройства 2 или 9, подвергается анализу и в случае требованияустройством обслуживания ему дается право пользоваться ресурсами системы (рассматриваемый случай), в противном случае сигнал разрешения прерьвания поступает на продолжение центральной магистрали разрешения прерывания (выход элемента 125).Анализатор 1 запросов в ответ насигнал ПВБ 46 сбрасывает сигнал намагистрали 16. Элемент И 127 отслеживает освобождение магистрали предыдущим задатчиком (сброс низкого, уровняна шине "Занято" 38) и сброс сигнала16 анализатором 1При совпаденииэтих условий на выходе 127 формируется высокий уровень и триггер 118переходит в состояние логической единицы, В результате сигнал ПВБ 44сбрасывается, сигнал ЗАН 38 устанавливается и устройство становится задатчиком. Высокий уровень на прямомвыхоце элемента И 128 поступает напервый вход элемента И 129 и на первые входы группы элементов И 130.Вто"рые входы 130 подсоединены к наборному полю вектора 131 прерьвания,перемычками которого распаиваетсяадрес вектора прерывания данного устройства. Вектор прерывания по шинам101 данных магистрали 14 поступаетв анализатор 1 запросов и являетсяидентификатором устройства - источника прерывания. При наличии сбросасигнала СХИ 40 от предыдущего исполнителя устройство управления 85 прерьванием сопровождает вектор прерывания сигналом 73 прерывания. Анализатор 1 отвечает сигналом СХИ 40,под действием которого на выходеэлемента И 132 формируется высокийуровень, на выходе элемента ИЛИ 133низкий уровень и триггер 117 переходит в исходное состояние. В резуль"тате действия сигнала 38 сигналы 101и 73 сбрасываются, что является окончанием операции "Прерьвание" по каналу связи. Устройство 85 управления.находится в промежуточном состоянии(триггер 118 взведен), при которомсигналы на шинах канала связи.не фор"мируются и сигналы по центральной магистрали 16 разрешения прерываниятранслируются через устройство 85без изменения его состояния (за счетэлемента И 134) . Перевод устройства 85 в исходное состояние может быть произведен только после сброса либо одного из сигналов 106, либо 1145 т.е. или запрета разрешения прерывания, или после устранения причины прерывания.Устройство 85 управления прерыванием (УУП) функционально можно раз 10 бить на две части. Первая часть отрабатывает процедуру получения права использовать ресурсы системы (т.е., процедуру становления устройствомзадатчиком на магистрали), а вторая часть отрабатывает собственно проце 15 дуру операции "Прерывание", Устройство 85 управления прерыванием устройств 9 прямого доступа в память полностью включают УУП 85 устройств20 ввода-вывода 2 или 8 плюс дополнительно его первую часть, которая подключается не на уровень запроса прерывания (магистрали 15 и 16), а на уровень прямого доступа (пкны 62 и 66), Запуск этой части схемы производится при установке в логическую единицу двух дополнительных битов - бита разрешения передачи по прямому доступу в регистре 89.и бита готовности передачи по прямому доступу в регистре 90 местного устройства 87 управления. Прямой выход 135 элемента 128 в данном случае используется не для инициации операции прерывания, а поступает в устройство 88 уп равления задающим устройством (УУЗУ) и запускает его в работу.функциональная схема УУЗУ 88 представлена на фиг.13, на фиг,14 и 15 временная диаграмма и алгоритм его работы соответственно. Устройства прямого доступа в память, способные брать на себя управление информационно-управляющей магистралью (14 или 4 17), помимо регистров, рассмотренных при описании МУУ 87, должны содержать регистр-счетчик 136 адреса исполнителя, регистр-счетчик 137 количества слов и регистр 138 кода операции. Устройство, инициирующее работу устройств 9, например процессор, производит предварительную загрузку этих регистров аналогично загрузке регистров 89 и 93 в МУУ 87. Устройства 9 могут инициироваться для обмена с блоками 7 памяти после получения управления магистралью 17 некоторым массивом слов. Объем массива определяется содержимым регистра-счетчика137, а его местонахождение - регистром-счетчиком 136. После обмена одной единицы информации с исполнителем содержимое регистра-счетчика 136увеличивается на единицу, а содержимое регистра-счетчика 137 уменьшается на единицу, что соответствуетуменьшению объема массива, подлежащему передаче и подготовке нового адреса для передачи следующей единицыинформации.С приходом высокого уровня на шине 135 устройство стало задатчикомв системе - триггер 139 переходит всостояние логической единицы и наего выходе Я появляется высокий уровень, который поступает на первыевходы группы элементов И 140 и 141и разрешает выдачу на магистраль 1адреса исполнителя 142 и кода опера ции 143, Вторые входы элементов 140и 141 подсоединены к соответствующимвыходам регистров 136 и 138. ВыходЯ триггера 139 также подсоединен квходу элементов 144 и 145 задержек ик первым входам элементов И 146 и 147,второй вход последнего подсоединен квыходу Я, регистра 138,Рассмотрим работу УУЗУ 88 при осуществлении операции "Запись" (передачи информации в исполнитель). Пустьсостояние выхода Я 1 = 1 регистра 138соответствует операции "Запись", а- 0 - операции "Чтение". Тогда на,выходе элемента 147 формируется высокий уровень 148, который поступаетв МУУ 87 и разрешает выдачу информации на магистраль 14, Элемент 2 И 115в МУУ 87 должен быть заменен на элемент 2 ИИ-ИЛИ и на дополнительныйвход 1 И будет заводиться указанный,сигнал, После отработки элементом145 задержки (порядка 150-200 нс),достаточной для дешифрации адреса висполнителе и окончания переходныхпроцессов в линиях связи, высокийуровень появляется на первом входеэлемента И 149. При наличии сбросасигнала СХИ 40 предыдущим задатчикомУУЗУ 88 формирует на магистраль 14сигнал СХЗ 39. Элемент 144, отрабатывающий задержку порядка 20-100 мкс,так называемый тайм-аут, предотвращает возможную блокировку систею.Принцип связи между устройствамисистемы асинхронный, т.е, на каждыйуправляющий сигнал задатчика долженприйти ответный управляющий сигнал от исполнителя (в данном случае "игналы 39 и 40 соответственно). При неисправности в исполнителе или шинах связи ответный сигнал вообще не 5 придет, Если в задатчике не будет предусмотрена подобная ситуация, то система блокируется и для возобновления ее работы потребуется вмешательство оператора, Подобную блокировку устраняет элемент 144 и триггер 150. Если ответный сигнал 40 не пройдет в УУЗУ 88 до истечения тайм- аута, триггер 150 переходит в состояние логической единицы, дальнейшая работа блокируется (низкий уровень па третьем ьходе элемента 146), о чем уведомляется УУП 85. Если бит разрешейия прерывания в регистре 90 установлен, устройство, используя механизм прерывания, уведомит процессор о возникшей ошибке и после запрещения последним прямого доступа (низкий уровень сигнала 135) схема переходит в исходное состояние,25 При правильной работе исполнителяприхоц сигнала СХИ 40 вызывает сброс,спгнала СХЗ 39, установку триггера 151 и через задержку, отрабатываемуюэлементом 152, сброс триггера 139, 30 что вызывает сброс всех сигналов на магистрали 14. Сброс триггера 139 вы" зывает установку триггера 153, выход Я которбго заходит на вход прямэго счета счетчика 136, на вход обратного счета счетчика 137 и в качестве сигнала 154 заходит в периферийный аппарат для сигнализации последнему о выполненной операции. Через время, отрабатываемое элементом 155, триггер 153 сбрасывается и схема готова. к передаче следующего элемента информации. Если переданный элемент был последним на выкоде антипереполнзнияР (т.е., обнуления), Формируется ло гическая единица, которая также приводит в действие механизм прерывания.Работа схемы при выполнении задатчиком операции чтения аналогична. Однако вместо сигнала 148 выдача дан 50 нык формируется сигналПрием даннык156,который поступает в ИУУ 87 на. дополнительный вход элемента 98 (см. приведенную замену элемента 115 ь схеме 87) и приводит к записи информациив регистр 93.Двунаправленный коммутатор 6 работает следующим образом (Фиг. 16). Функциональное назначение коммутатора б простое - обеспечить передачу сигналов с одного канала связи в другой с предварительным усилением. Кроме того, два ряда управляющих сигналов необходимо устранить нарушение временнык соотношений, которые возникают при распространении сигналов по реальным шинам канала связи.Трансляция через коммутатор б однонаправленных сигналов запросов прерывания осуществляется элементами НЕ 157 и 158, а сигналов разрешения передачи - элементами НЕ 159 и 160. Элементы 157 и 158 являются приемниками, а элементы 159 и 160 - передатчиками канала связи и особой функциональной нагрузки не несут. Состояние выходов приемников 157 анализируется анализатором 5 запросов - шины 22 (фиг 1)Трансляция двунаправленных сигналов по информационно-управляющим магистралям 14 и 17,. требует использования приемника канала связи в виде элемента И 161, двух элементов 162 и 163 задержки и передатчика канала связи в виде элемента НЕ 164 для каждого направления.Рассмотрим передачу информации из центральной ипформационно-управляющей магистрали 14 в периферийную 17;(Фиг.1 и 16) с шин магистрали 14 на шины 27. В исходном состоянии на шинах магистрали 14 и шинах 27 поддерживаются высокие уровни, которые поступают на первые входы элементов 161, на вторык и третьих входах которых поддерживаются низкие уровни. Элементы 164 выполнены в виде элементов с открытым коллекторным выходом и в исходном состоянии отключены от шин 14 и 27. При появлении низкого уровня в шинах магистрали 14 на выходе элемента 161 Формируется высокий уровень, который поступает на второй вход элемента 161 противоположного направления, что подтверждает низкий уровень на его выходе, и на входы элементов 162 и 163. Элемент 163 задерживает прохождение сигнала с его выхода на вход только низкого уровня, и в данном случае высокий потенциал на его выходе формируется без задержки и поступает на третий вход элемента 161 противоположного направления, В зависимости от вида сигнала, передаваемого по информационно-управляющей магистрали, элемент 162 задерживает передачу либо низко 23 1432580го уровня, либо высокого. Например,трансляция сигналов СХЗ и СХИ требует задержки высокого уровня, атрансляция адреса, данных и линий управления - низкого. Пройдя через элемент 162, высокий уровень поступаетна вмод элемента 164, на выходе которого формируется низкий уровень. Такпроисходит передача низкого уровня сшин магистрали 14 на шины 27,При передаче шин магистрали 14 всостояниевысокого потенциала на втором входе элемента 161 противоположного направления без задержки формируется низкий уровень, на шинах 27высокий уровень появляется с задержкой, отрабатываемой элементом 162 ивносимой элементом 164. На выходеэлемента 163 низкий уровень долженФпоявиться только после гарантированного появления высокого уровня нашинах 27. Из этих условий выбирается величина задержки, отрабатываемаяэлементом 163. При отсутствии элементов 163 и связи выхода элемента16 1 одного направления с входом элемента 161 другого направления коммутатор 6 перейдет в режим блокировкипри передаче низкого уровня. В этомслучае элементы 164 обоих направле 30ний будут поддерживать низкие уровнии нормальная работа системы будет нарушена. При наличии обратной связимежду приемниками 161 двух направлений, но при отсутствии элементов 163,35возникает генерация в коммутаторе 6и, следовательно, в шинах 14 и 27при снятии низкого уровня в шинах магистрали 14. Таким образом, схемакоммутатора (фиг, 16) содержит минимальное количество функциональныхэлементов и функциональных связеймежду ними, необходимых для его правильной работы.Блоки 4 и 1 О элементов запретацентрального и периферийных каналовпредставляют собой совокупность отдельных элементов запрета, являющихся стандартными функциональными элементами. Количество элементов запрета в каждом блоке 4 и 10 равно числушин в информационно-управляющих магистралях 14 или 17. Информационныевходы элементов запрета подсоединенык шинам информационно-управляющих ма 55гистралей, выходы " к узлам трансляции отдельных сигналов в коммутаторе 6 и к входам блока 13, а управляющие входы подсоединены к шинам 23 и 24. соответственно. При наличии низкого уровня на этих входах через блоки 4 и 10 запрещена передача сигналов, а следовательно, и логическаясвязь между информационно-управляющими магистралями 14 и 17,Анализатор 5 запросов (фиг. 17)работает следующим образом. В исходном состоянии отсутствуют сигналына входах блока 165 приемников - удер-.живаются низкие уровни. Соответственно нет сигналов и на первых входахэлементов ЗИ коммутатора 166 и,вследствие этого, отсутствуют сигналы навыходах первого 167 и второго 168блоков передатчиков. Состояние информационных входов П регистра 169 запросов прерывания безразлично.Предположим, что одно из устройств8 требует ресурсы системы, Формируясигнал на периферийной магистрали 18запросов прерывания. Этот сигнал достигает коммутатора 6 и транслируетсяпоследним на центральную магистраль15 запросов прерывания (Фиг, 1), Одновременно сигналы с выходов приемников 157 в коммутаторе 6 поступаютна информационные входы регистра 169запросов передачи, Сигнал "Запроспрерывания", распространяясь в магистрали 15, достигает анализатора 1запросов. Анализатор 1 производитарбитраж (выделение запроса, имеющего высший приоритет) и, если позволяют условия, формирует сигнал насоответствующей шине центральной магистрали 16 разрешения прерывания,который достигает входа периферийного анализатора - вход блока 165 приемников. Пройдя через блок 165 приемников, сигнал поступает на вход многовходового элемента ИЛИ 170 и на соответствующую пару связанных элементов ЗИ блока коммутатора 166, который представляет собой совокупностьэлементарных коммутаторов (по количеству уровней приоритета в системе),каждый иэ которых выполнен в видедвух элементов ЗИ,Назначение элементарных коммутаторов - произвести коммутацию сигнала с выхода соответствующего приемника в периферийный канал или центральный канал 16, В каждый момент времени анализатор 1 запросов формирует сигнал разрешения прерывания только в одной из шин магистрали 16, поэтому в блоке 166 будет подготовлен к работе только один из элементарных коммутаторов. Высокий уровень с выхода:элемента ИЛИ 170 поступает на вхоцэлемента 171 задержки и производитзапись информации в регистр 169. Через некоторое время, отрабатываемоелементом 171, на общем входе элементарных коммутаторовблока 166 появляется высокий уровень, разрешающийанализ выходов Ц и Я того триггера,который связан с входами ранее подготовленного элементарного коммутатора. Если этот триггер установленсостояние логической единицыр тосигнал "Разрешение прерывания" про одит через второй блок передатчиков168 и затем транслируется через коммутаторы 6 и 11 на периферийную магистраль 20 разрешения прерывания.Таким образом, анализатор 5 забросов запретил дальнейшее распространение сигнала в центральной магистрали 16 разрешения прерывания ифраиеиеп егп Траиппицив и периферийную магистраль 20 . разрешения прерыфания.Допустим, что источником сигнала" Запрос прерывания", поступившего внализатор 1 запросов, является од,йо из устройств ввода-вывода, подслюченных после анализатора 5 в центральном канале. В этом случае к мо-.менту записи в .регистр 169 запросовПередачи на его соответствующем информационном входе сохранится уровень логического нуля (отсутствиесигнала "Запрос передачи"). ПоэтомуСоответствующий триггер установитсяв состояние логического нуля и вЭтом случае сигнал Разрешение пре - 40рывания" пройдет на соответствующуюВину выходной магистрали первого блока 167 передатчиков. В результатеанализатор 5 осуществил трансляциюсигнала разрешения прерывания к следующему устройству ввода-вывода впоследовательной цепи, Число линийв соответствующих шинах анализатора.5, разрядность регистра 169 запросовпрерывания, число приемников, передатчиков и элементарных коммутаторовв блоках 165, 167 или 168 и 166 соответственно равно числу уровней приоритетов в системе,На фиг, 3 приведена функциональная 55схема коммутатора 11 сигналов разрешений прерывания, который и функциональном шпане идентичен анализатору5 запросов прерываний периферийных каналов. Действительно, назначениеанализатора 5 состоит в трансляциивходного сигнала с центральной магистрали 16 либо на продолжение этойже магистрали, либо в периферийнуюмагистраль 20 в соответствии с состоянием магистрали 18 запросов прерываний периферийных каналов. Назначение коммутатора 11 состоит в трансляции входного сигнала с магистрали20 разрешений прерывания периферийныхканалов в один из периферийных каналов 20; в соответствии с состояниемшин магистрали 18;. Коммутатор 11 работает следующим образом, В исходном состоянии коммутатором 6 поддерживаются низкие уровни в шинах 20, что определяет низкие . уровни сигналов в шинах магистрали 20; и на выходе элементов И 55 - отсутствие блокировки блока 3. Состояние регистров 49 безразлично. С приходом высокого уровня по одной из шин 20 анализатором 5, а следовательно, и коммутатором 6 гарантируется появление высокого уровня только на одной шине 20 - на выходе элемента 50 также появляется высокий уровень. Последний вызывает фиксацию состояний шнн магистралей 18; в группе ре" гистров 49 и запускает элемент 53 задержки, время отработки которого больше или равно Формированию достоверной информации на выходе блока 55 выбора приоритетного запроса. Состояние шин 20 определяет настройку мультиплексора 51 на анализ тех выходов регистров 49, которые соответствуют уровню поступившего с шины 20 разрешения прерывания, н определяет выбор блока элементов И в группе 52, соответствующего данному приоритетному уровню. Состояние регистров 49 через мультиплексор 51 передается на вход блока 55. В результате на одном из выходов 44 блока формируется низкий уровень, соответствующий наибо" лее приоритетному запросу в шинах магистрали 18 к моменту прихода высокого уровня в шинах 20. Низкий уровень на одном из выходов блока 55 обязательно будет иметь место, поскольку приход высокого уровня в шинах 20 есть результат наличия соответствующего запроса хотя бы в одном из периферийных каналов 18;. При отработке элемента 53 на соответствующем выходе группы элементов И с инверсными входами 56 появляется высокий уровень.57, который по шинам28 взаимоблокировки поступает в блок3Одновременно запускается элемент54 задержки на время окончания переходных процессов в блоке 3Послеистечения этого времени разрешаетсяанализ только одному подготовленномуэлементу И в группе 52. Когда поступает сигнал 21; разрешения (высокийуровень), высокий уровень формируется на выходе этого элемента. При снятии высокого. уровня в шинах 20 коммутатор 11 возвращается в исходноесостояние. 45 Рассмотрим работу блока 3 реконФигурации системы, функциональная схема которого приведена на фиг,2, а временная диаграмма и алгоритм 20 работы соответственно на фиг, 18 и ,19. Целесообразно рассмотреть его работу одновременно с работой арбитра Зб реконфигураций, Функциональная схема которого приведена на Фиг, 20. 25 Исходное состояние схемы с точки зрения выходных сигналов обеспечивается соответствующим состоянием входных шин (см. описание системы по фиг. 1) и фактом прихода сигнала ПОДГ 4 1. . 30 11 азначение блока 3 состоит в своевременном восстановлении и запрете логических связей (трансляция сигналов) между центральным и периферийными каналами и проведение арбитража по запросам прямого доступа. В исходном состоянии трансляция сигналов между каналами запрещена. Блок реконфигурации, анализируя сигналы в шинах магистралей 14 и 17;, должен 40 определить ситуацию необходимости обмена между каналами, отработать процедуру восстановления связи между ними и после окончания обмена - процедуру запрещения связи.Блок 29 сравнения предназначен для определения факта обращения одного из устройств центрального кана" ла в зону адреса одного из периферийных каналов. Блок 29 сравнения выполнен на основе и-разрядного постоянного запоминающего устройства, адресные входы которого соединены с адресными шинами 37 информационноуправляющей магистрали 14, Система55 имеет сквозную адресацию всех регистров устройств и ячеек оперативной памяти. Блок имеет 2 (и равно числу адресных шин в системе) ячеек,каждая из которых имеет п разрядов,определяемое числом периферийных каналов, используемых в системе. Каждый разряд всех 2 ячеек памяти служит для хранения информации о составе устройств периферийного канала.Логическая единица в разряд заносится аппаратно (путем прожигания плавких перемычек только в те ячейки,которым соответствуют устройства впериферийном канале).Рассмотрим процесс обращения одного из устройств центрального канала к одному из устройств периферийного канала, например йервого.Этому процессу предшествует процессвыбора (арбитража) задатчика из рядаустройств, которым требуется каналсвязи и который завершается установкой низкого уровня сигнала Занято38 устройством-победителем. В результате на выходе элемента 32 появляется высокий уровень и регистру 30разрешается прием информации, Задатчик устанавливает в шинах магистрали14 адрес 37 исполнителя. По данномуадресу в блоке 29 была занесена логическая единица, поэтому на ее выходепоявляется высокий уровень, которыйпоступает на вход ПО регистра 30,Через некоторое время задатчик сопровождает адрес устройства низким уровнем управляющего сигнала 39 - синхронизации задатчика СХЗ. На выходе первого элемента НЕ 31 появляется высокий уровень, который запускает элемент 33 задержки. Через время, отрабатываемое элементом 33 и достаточноедля подготовки;достоверной информации, на входе регистра 30 производится запись в него - высокий уровеньна его динамическом входе С. В рассматриваемом случае логическая единица оудет записана в первый разряд -высокий уровень Я 1,Выход Я 1 регистра 30 соединен свыходом 47, выборки арбитра Зб реконфигурации. Если задатчик в периферийной магистрали 17, освободил ее,сбросив сигнал "Занято" 42, исполнитель освободил ее информационнуючасть - сбросил сигнал СХИ 43, неподготовлен новый задатчик - высокий уровень сигнала ПВБ 44 и прошлонекоторое время, отрабатываемое элементом 172 задержки отсутствия сигнала ПВБ 44, то на выходе первогоэлемента И 173 формируется низкийуровеньЭтот низкий уровень поступает на первый вход второго элемента И 174, что запрещает выбор следующего задатчика на магистрали 171, и через первый элемент ИЛИ 175 - на 5 выход элемента 176 задержки. После отработки элементом 17 б времени, необходимого для завершения возможных ,переходных процессов,на первом входе элемента И 177 появляется высокий10 уровень, который разрешает анализ его второго входа. Если выбор задатчика на магистрали 17 удалось з- претить, то на втором входе элемента15 177 удерживается, высокий уровень.что вызывает перевод триггера 178 в сос" .;опцие логической единицы. В результате в соответствующей шине 24 разрдшеций периферийных каналов появляется высокий уровень, который,прой 20 ,ця через элемент ИЛИ 34, появляется и в шине 23 запрета. Высокие уровни ниц 23 и 24, разрешают трансляцин сигналов через блоки 4 и 10 и ло 25 . гическая связь между центральной 14 и периферийной 17,магистралями востацавливается, После сброса задатчика сигнала СХЗ 39 логическая связь между магистралями разрывается под действием низкого уровня на выходе элемента ИПИ 179 и после сброса сигнала ЗАП 38 схема возвращается в исходное состояние.Восстановление логической связи между рассматриваемыми магистралями 35 возможно при выполнении операции "Прерывание" одним из устройств периферийной магистрали 17, . Приход низкого уровня сигнала ПРЕР 45 вь.- зывает снятие низкого уровня на нхо де К триггера 178 и установку высокого уровня на выходе элемента НЕ 180. Элемент И 181 отслеживает освобождение магистрали 14 задатчиком " сброс сигнала ЗЛН 38, исполнителем - сброс 45 с;тцала СХИ 40. При освобождении магистрали 14 на выходе элемента 181 Формируется низкий уровень, который вызывает установку триггера 178 и восстановление логической связи меж ду магистралями 14 и 17, (по аналогии с процедурой, описанной выше). После сброса эадатчиком сигнала 45 схема возвращается в исходное состояние. 55Рассмотрена только одна из функций арбитра Зб,.реконфигурации - Установление и запрет логической связи между магистралями 14 и 17 . Его другая функция заключается в инициации арбитража среди устройств прямого доступа магистрали 171, т.е, выполнение части функций анализатора запросов центрального канала. Предположим, что устройство 9 запрашивает доступ к магистрали 17 - низкий уро 1вень шин 191 под действием которых элемент НЕ 182 формирует высокий уровень на первом входе элемента И 174. При отсутствии обращения со стороны центрального канала - высокий уровень на выходе элемента 173, отсутствие сигналов разрешения прерывания для рассматриваемого периферийного канала - низкий уровень шины 57 в шинах 28 взаимоблокировки, при.наличии высокого уровня на выходе 172 элементом 174 Формируется высокий уровень на входе С триггера 183. На входе П триггера 183 постоянно поддерживается высокий уровень, поэтому он переходит в состояние логической единицы, что и определяет выдачу сигнала разрешения в шину 21 . Низкий уровень выхода Ц блокирует возможные обращения со стороны магистрали 14, а высокий уровень Я 21 поступает в шины 28, что запрещает возможную трансляцию сигнала разрешения прерывания коммутатором 11 в шину 20.Устройство 91 на высокий уровень в шине 21 отвечает низким уровнем сигнала ПВБ 44 в магистрали 17. В результате элементом ИЛИ 185 Формирует" ся низкий уровень на входе К триггера 183 и схема переходит в исходное состояние. Триггер 184, анализируя выход Ц триггера 183, определяет необходимость передачи сигнала 44 из магистрали 17, в магистраль 14. Если текущий задатчик в магистрали 17 выполняет передачу на уровне прямого доступа (состояние логической единицы триггера 183), то триггер 184 не изменяет своего состояния. Если же имеет место операция "Прерывание", то триггер 184 взводится (высокий уровень на выходе элемента 186 задержки) и через элемент 35 передает высокий уровень выхода выдачи ПВБ 48 в магистраль 14. Сброс сигнала 44, переводит схемы в исходное состояние. Кроме того, еще одну особенностьимеет арбитр 36 реконфигурации.Низкий уровень сигнала ПОДГ 41 в магистрали 14 должен быть передан во все периферийные каналы 17 . Это требование выполняется подключением входа 8 триггера 178 к шине 41, что5 обеспечивает появление высокого уровня на выходах Я триггера 178 всех арбитров реконфигурации на время действия сигнала 41Снятие сигнала 41 10 в магистрали 14 сопровождается сбросом триггеров 178 в арбитрах Зб и запрещением обмена между магистралями 14 и 17;.На фиг.21 представлена функциональная схема устройства управления многопортового блока ОЗУ, принцип работы которого во многом идентичен принципу работы любого устройства 2 или 8 с добавлением функций арбитража 20 между несколькими портами и соответствующей коммутирующей аппаратуры. Состояние старших разрядов адресных шин периферийных магистралей 17, -17; и центральной магистрали 14 анализи руется соответственно блрками 187 - 187; и 187.сравнения. Эти блоки сравнения аналогичны блокам 29 в. блоке .3 реконфигурации. Выходы этих блоков соединены с соответствующими пер выми входами элементов И 188-188;+ вторые входы которых соединены с шинами СХЗ периферийных 39 и централь-, ного 39 каналов соответственно. Высокий уровень на выходе одного из элементов 188 имеет место при обращении к данному блоку ОЗУ 7;, одного из. устройств соответствующего канала. Выходы элементов 188 соединены с входами 0 регистра 189 обращений и с входами элемента ИЛИ 190. С приходом од 40 ного или нескольких входных высоких уровней на выходе элемента 190 появ" ляется высокий уровень, что вызывает фиксацию состояния выходов элемента 188в регистр 189 и запуск элемента 191 задержки. Приоритетный блок 192 осуществляет выбор наиболее приоритетного запроса (аналогично блоку 60 в анализаторе 1) и производит настройку мультиплексоров адреса 193, управления 194, входных данных 195 и демультиплексоров сигнала СХИ 196 и выходных данных 197 на канал, выигравший арбитраж. Мультиплексор 193 адреса производит передачу младших 55разрядов адреса выигравшего канала в местное устройство 87 управления (в соответствии с фиг.8) и запоминающую среду 198 по шинам 37, Мультиплексор 194 передает состояние шин управления, определяющих тип затребованной операции по шинам 97 в МУУ 87 и на вход усеченного дешифратора 199 операции, назначение которого состоит в определении направления передачи " чтение или запись - и разрешении работы либо мультиплексора 195, либо демультиплексора 197 (вход управления). В исходном состоянии разрешена работа мультиплексора 195, что уменьшает время переходных процессов. После выдержки времени элементом 191 высокий уровень поступает в демультиплексор 197 и МУУ 87, что инициирует в последнем выполнение затребованной операции. Устройство 87 осуществляет обмен информацией с запоминающей средой 98 аналогично обмену устройства 87 с пери, ферийным аппаратом. При завершении операции устройство 87 вырабатывает сигнал СХИ 40, который передается демультиплексором 196 в магистраль 171 При выполнении операции чтения этот сигнал сопровождает данные 101 от МУУ 87, которые элементом 197 передаются в магистраль 17 - сигнал 101,. Задатчик на получение сигнала СХИ отвечает снятием сигнала СХЗ, и схема возвращается в исходное состояние,Предлагаемая система управления по сравнению с известной характеризуется более высоким быстродействием, Кроме того, в предлагаемой системе снимаются логические ограничения на компоновку системы при организации одновременной работы каналов, увеличивается надежность подсистем прерывания и прямого доступа в связи с их децентрализацией и заменой характера распространения однонаправленных сигналов разрешений прерывания и прямого доступа между периферийньки каналами с последовательного на параллельный, а также увеличивается уровень отказоустойчивости за счет локализации неисправности только в пределах отказавшего канала.Формула из обретения1. Многоканальная система управления распределением ресурсов в вычислительном комплексе, содержащая в центральном канале анализатор за" просов, группу блоков ввода-вывода, 143233блок элементов запрета, анализатор запросов периферийных каналов и двунаправленный коммутатор, а в каждом периферийном канале - группу блоков ввода-вывода, блок прямого доступа к памяти и соответствующий блок элементов запрета группы блоков элементов запрета, в центральном канале 1входы-выходы группы входов-выходс в ,анализатора запросов, входы-выходы 10 ,группы входов-выходов каждого блска ввода-вывода группы и входы-выходы ,первой группы входов-выходов блока ,элементов запрета объединены и псдключены к соответствующим шинам цент ральной информационно-управляющей ма-Гис ГОали выходы первои группы Вьхо дов двунаправленного коммутатора, выходы первой группы выходов каждого блока вгода-вывода группы объединены и через соответствующие 1 шпы центральной магистрали запросов прерывания подключены к входам группы входоь анализатора запросов, выходы группы выходов которого подключены к входам группы входов первого блока ввода- вывода группы, выходы второй группы выхоцов каждого. предыдущего блока ввода-вывода подключены к входам группы входов каждого последую- ЗО щего блока ввода-вывода группы, выходы второй группы выходов последнего блока ввода-вывода группы через соответствующие шины центральной магистрали разрешений прерываний подключены к входам анализатора запрзсов периферийных каналов, входы-выходы которого и входы-выходы первой группы входов-выходов двунаправленного коммутатора обьединены соответ ственно входы-выходы вторых групп входов-выходов блока элементов запрета и двунаправленного коммутатора Обьединены соответственно, в каждом периферийном канале входы группы 45 входов блока прямого доступа к памяти являются входами соответствующих шин соответствующей периферийной магистрали разрешения прерывания, входы-выходы групп входов-выходов блэка прямого доступа к памяти, каждого блока ввода.-вывода группы и соответствующего блока элементов запрета группы объединены через соответст-, вующие шины соответствующей периферийной информационно-управляющей магистрали, выходы первых г 1 эупп выходов блока прямого доступа к памяти и каждого блока ввода-вывода группы 580объединены через соответствующие шины соответствующей периферийной магистрали запросов прерывания, выходы второй группы выходов блока прямого доступа к памяти подключены к входам группы входов первого блока ввода-вывода группы, выходы второй группы выходов каждого предыдущегоблока ввода-вывода группы подключенык входам группы входов каждого последующего блока ввода-вывода группы, о т л и ч а ю щ а я с я тем,что, с целью повышения производительности системы, в нее введены в центральный канал группа многопортовых блоков памяти и блок реконфигурации, первый и второй блоки элементов ИЛИ, коммутатор сигналов разрешений прерывания, входы-выходы первой группы входов-выходов блока реконфигурации подключены к соответствующим шинам центральной инФормационно-управляющей магистрали, входы-выходы второй группы входов-выходов блока реконфигурации подключены к входам-вьгходам группы входов-выходов коммутатора сигналов разрешения прерывания, входы всех групп входов, кроме последней блока реконфигурации подключены к соответствующим шинам соответствующих периферийных информационно-управляющих магистралей,каждый выход первой группы выходовблока реконфигурации подключен к первым входам элементов запрета соответствующих блоков элементов запретагруппы блоков элементов запрета периферийных каналов, каждый выход второй группы выходов блока реконфигурации подключен к входу соответствующего блока прямого доступа к памяти через соответствующую шину разрешения прямого доступа к памяти, выход каждого блока прямого доступа к памяти подключен к соответствующему входу последней группы входов блокареконфигурации через соответствующуюшину запросов прямого доступа к памяти, выход блока реконфигурации подключен к входу блока элементов запрета центрального канала, входы-выходыпервых групп каждого многопортового блока памяти группы объединены и подключены к соответствующим шинам центральной информационно-управляющей магистрали, входы-выходы остальных групп каждого многопортового блока памяти группы подключены к соответствующим шинам соответствующих пери 35 43258036ферийных информационно-управляющих магистралей, выходы второй группы выходов двунаправленного коммутатора подключены к входам первой группы входов коммутатора сигналов разреше ний прерываний, входы каждой группы входов первого блока элементов ИЛИ и входы остальных групп коммутатора сигналов разрешений прерываний объединены соответственно и подключены к соответствующим шинам соответствующих периферийных магистралей запросов прерываний, выходы первого блока элементов ИЛИ подключены к входам группы входов двунаправленного коммутатора, выходы каждой группы выходов коммутатора сигналов разрешений прерываний подключены к соответствующим шинам соответствующих периферийных магистралей разрешений прерываний, 20 выходы группы выходов каждого блока элементов запрета группы подключены к входам соответствующих групп входов второго блока элементов ИЛИ, выходы которого подключены к входам выходам третьей группы входов-выходов двунаправленного коммутатора, каждый вход-выход которой подключен к вторым входам элементов запрета соответствующего блока элементов запрета группы блоков элементов запрета периферийных каналов.2. Система управления по п. 1, отличающаяся тем, что, блок реконфигурации содержит блок сравнения, регистр, первый и второй элементы НЕ, элемент задержки, первый и второй элементы ИЛИ и арбитры реконфигурации, входы блока сравнения, входы первого и второго элементов НЕ, первые, вторые, третьи и чет" вертые входы арбитров реконфигурации являются соответствующими входами первой группы входов-выходов блока реконфигурации, выходы блока срав нения подключены к входам группы входов регистра, каждый выход которого подключен к входу выборки каждого арбитра реконфигурации, выход первого элемента НЕ через элемент задержки подключен к первому входу регистра, выход второго элемента НЕ подключен к второму входу регистра, выхода запрета арбитров реконфигурации подключены к входам первого элемента ИЛИ и являются соответствующими выходами55 первой группы выходов блока реконфигурации, выходы выборки арбитров реконфигурации подключены к входам второго элемента ИЛИ, выход которого является соответствующим выходом первой группы входов-выходов блока реконфигурации, выходы разрешений прямого доступа к памяти арбитров реконфигурации являются соответствующими выходами второй группы выходов и второй группы входов-выходов блока реконфигурации, входы запрета разрешения пребывания арбитра реконфигурации являются соответствующими входами второй группы входов-выходов блока реконфигурации, пятый, шестой, седьмой и восьмой входы каждого арбитра реконфигурации являются соответствующими входами каждой группы входов, кроме последней, блока реконфигурации, входы запроса прямого доступа к памяти арбитров реконфигурации являются соответствующими входами последней группы входов блока реконфигурации, выход первого элемента ИЛИ является выходом блока реконфигурации.3. Система управления по и, 3, о т л и ч а ю щ а я с я тем, что коммутатор сигналов разрешения прерывания содержит группу регистров, элемент ИЛИ, мультиплексор, группы элементов И, первый и второй элементы задержки, блок выбора приоритетногозапроса и группу элементов И с инверсными входами, каждый соответствующий вход элемента ИЛИ, группы адресных входов мультиплексора и первые входы элементов И каждой соответствующей группы элементов И объединены и являются соответствующими входами первой группы входов коммутатора, входы группы входов каждогорегистра группы регистров являются соответствующими входами остальных групп, начиная со второй, коммутатора, соответствующий выход группы выходов каждого регистра группы регистров подключен к каждому информационному входу соответствующей группыинформационных входов мультиплексора соответственно, выходы которогоподключены к входам блока выбора приоритетного запроса соответственно, выходы которого подключены к первым входам элементов И с инверсными входами группы соответственно, выход; элемента ИЛИ подключен к объединенным входам каждого регистра группы регистров и через первый элемент эадержки к объединенным вторым входам элементов И с инверсными входами группы и к инверсному входу второгоИзобретение относится к вычисли-тельной технике, в частности к сложным цифровым системам обработки инФормации с множеством быстродействующих устройств ввода-вывода. 5Цель изобретения - повышение производительности системы,На Фиг.1 приведена структура сис-темы, на фиг.2 - функциональная схема блока реконфигурации; на Фиг. 310функциональная схема коммутатора сигналов разрешений прерываний; наФиг.4-6 - Функциональная схема, временная диаграмма и блок-схема алгоритма работы анализатора запросо.в15центрального канала, соответственно,на Фиг,7 - совмещенные блок"схемы однопортового блока памяти, устройст"ва ввода-вывода и устройства прямогодоступа," на Фиг.8 и 9 - Функциональ 20ная схема и блок-схема алгоритма работы местного устройства управления,соответственно на фиг,10"12 - функциональная схема, временная диаграмма и алгоритм работы устройства уп 25равления прерыванием, соответственнона фиг.13-15 - Функциональная схема,временная диаграмма и алгоритм рабо ты устройства управления задающимустройством, соответственно, на 30Фиг. 16 - функциональная схема двунаправленного коммутатора; на Фиг, 17 -; функциональная схема анализатора за,просов периферийных каналов, нафиг.18 и 19 - временная диаграмма иалгоритм работы блока реконфигура ции, соответственно; на Фиг.20 -Функ циональная схема арбитра реконфигурации; на фиг,21 - функциональнаясхема устройства управления многопортового блока памяти,Многоканальная система управленияраспределением ресурсов в вычислительном комплексе содержит в центральном канале анализатор 1 запросов,45группу блоков 2 ввода-вывода, блок 3реконфигурации, блок 4 элементов запрета, анализатор 5 запросов периферийных каналов, двунаправленный коммутатор 6, группу многопортовых блоков 7-7памяти, в каждом периферийном канале - группу блоков 8ввода"вывода, устройство 9 прямогодоступа и соответствующий блок эле-.ментов запрета группы блоков 10,10; элементов запрета, коммутатор 11сигналов разрешений прерывания, первый 12 и второй 13 блоки элементовИЛИ, Обмен информацией между всеми устройствами и блоками осуществляется с помощью центральной информационно-управляющей магистрали 14, центральной магистрали 15 запросов прерывания, центральной магистрали 16 раз-решения прерывания, периферийных информационно-управляющих магистралей 17 (х = 1, 2 и), периферийных магистралей 18 -18, запросов прерывания, шин 19; запросов прямого доступа, периферийных магистралей 20 разрешения прерывания и шин 21 -211 разрешения прямого доступа, двунаправленных шин 22 запросов-разрешений, шин 23 запрета, шин 24 разрешений периферийного канала, однонаправленных периферийных информационно-управляющих шин 25, -25;, входных 26 и выходных 27 периферийных информационно-управляющих шин и шин 28 взаимоблокировки.Блок 3 реконфигурации системы (Фиг. 2) содержит блок 29 сравнения регистр 30, первый 31 и второй 32 элементы НЕ, элемент 33 задержки, первый 34 и второй 35 элементы ИЛИ, х арбитров 36 реконфигурации. Из центральной информационно-управляющей магистрали 14 в блок 3 реконфигурации системы поступают следующие сигналы: сигналы 37 адреса, сигнал "Занято" (ЗАН) 38, сигнал "Синхронизация от задатчика" (СХЗ) 39 сигнал "Синхронизация от исполнителя (СХИ) 40 и сигнал "Подготовка" (ПОДГ) 41, а из периферийных информационно-управляющих магистралей 17 в , сигналы1ЗАН 42, сигналы СХИ 43, сигналы 44 подтверждения выборки (ПВБ), сигналы "Прерывание" (ПРЕР) 45, в магистраль 14 от блока 3 поступает сигнал ПВБ 46, входы 47 выборки и выходы ПВБ 48 арбитров 36 реконфигурации.Коммутатор 11 сигналов разрешений прерывания (фиг. 3) содержит группу регистров 49, элемент ИЛИ 50, мультиплексор 51, группу блоков элементов И 521-52;, первый 53 и второй 54 элементы задержки, группу 55 элементов И с инверсными входами 56-56;, шину 57 запрета. Система работает следующим образом.После включения питания машины в центральной информационно-управляющей магистрали 14 процессором формируется сигнал "Подготовка", Эта шина анализируется устройствами 2, 3 и.7 1., 1432580 38элемента задержки, выход которогоподключен к объединенным вторым входам элементов И всех групп элементов И, третьи входы каждого элемента И соответствующей группы элементов И объединены и являются соответтвующими входами группы входов-выходов коммутатора, соответствующий выход элемента И с инверсными входами группы и четвертые входы соответствующих элементов И каждой группы 5 элементов И объединены и являются соответствующими выходами группы входов- выходов коммутатора.тасиенм тано а Аща АЬеции лнср юеа броса 1 И ФрамиюУстанебна 1 Иибабащ йт Сюещ441 сбрею рещение дрелия арбитр. сбрвс ОВО и сиемха 1 фф,) имал ИФ/ ласту нияи ермил рени элен. ОЗ 1 Ирес 1 ИиЖ) брес Рац 17 а Иет Щ сбрю брас 1176 и сиев 1 Еф,У Фив 1 У нетнаастулиЯа Устало на тяиемра Р 78) и снеюла 841 бращее лыиюГиега-Иет4 Ф, ФИ4 юиюегАа рбяа Нет яалре- Щен есстаю меРяби мемф РЮ7 р, Юиб. Ис Кеа йиная 1 У,) ластуста ебращеюие са сторени РЮ Мщи появление на ней сигнала вызывает переход указанных устройств,в исходное состояние. Блок 3 реконфигурации системы под действием сигнала ПОДГ5 формирует высокие уровни на шине 23 запрета и на все шины 24 разрешений периферийного канала, что разрешает трансляцию сигнала ПОДГ через блок 4, коммутатор 6 и блоки 10-10; в периферийные инФормационно-управляющие магистрали 17;, перевод устройств 8 и 9 периферийных каналов в исходное состояние. В исходном состоянии в центральной и периферийных магистралях и шинах 14, 17., 25 26, 27,1 ф15, 18, 18, и 19; поддерживаются высокие уровни - отсутствие сигналов (за исключением пока шины ПОДГ), а в одцонаправленной центральной магистрали 16 разрешения передачи - низкие уровни - отсутствие сигналов. Состояние указанных магистралей и шин однозначно определяет и состояние других шин. Низкий уровень магистрали 16 транслируется анализатором 5 периферийных каналов в низкие уровни шин 22 запросов-разрешений, под действием которых двунаправленный коммутатор 6 формирует низкий уровень шин 20. Коммутатор 11, в свою очередь, передает состояние низкого уровня шин 20 в магистрали 20;. Коммутатором 11 и блоком 3 удерживается высокий уровень в шинах 28 взаимоблокировки - отсутствие блокировки.35После некоторого времени, достаточного для перехода в исходное состояние всех устройств системы, процессор снимает сигнал ПОДГ (устанавливает высокий уровень соответствующей шине в магистрали 14). Высокое состояние линии ПОДГ транслируется в магистрали и шины 17;, 25;, 26 и 27 и вызывает формирование бло-. ком 3 высоких уровней в шине 23 и шинах 24. В результате логическая связь между центральным и периферийными каналами прекращается (запрещается обмен сигналами по информационно-управляющим магистралям), 50Процесс перевода системы в исходное состояние приведен для понимания ее дальнейшей работы. Сам процессор не принимает участия в перераспределении ресурсов системы с целью организации одновременной работы нескольких задатчиков. Не требуется ни изменение режимов его работы, ни введение в состав программного обеспечения какой-либо программы, организующей такой режим. Цель достигается введением дополнительной аппаратуры и изменением конфигурации системы. Поэтому сам процессор не входит в состав системы, а для понимания ее работы в ее структуру введен лишь анализатор 1 запросов центрального канала, являющийся его частью.В системе принцип связи между устройствами - асинхронный. В каждый момент времени в системе могут обмениваться информацией только два устройства (в пределах одного канала связи). Одно устройство управляет передачей информации по каналу связи и является задающим (задатчик), другое устройство, привлекаемое к этой передаче, становится исполнительным устройством (исполнитель).Каждый задатчик при работе с исполнителем Формирует на соответствующей информационно-управляющей магистрали 14 и 17; сигнал "Занято", информируя все устройства системы, что канал связи занят. Когда задатчик заканчивает обмен информацией с исполнителем, он сбрасывает сигнал "Занявто , и одно из устройств системы,имеющее самый высший приоритет в данный момент времени, среди прочих устройств, которым необходим канал связи, становится задатчиком.Инициатива работы всей системы (всех ее устройств) осуществляется процессором после нажатия кнопки "Пуск" на его пульте следующим образом, Задатчик, в данком случае процессор, помещает сигнал "Занятон в магистрали 14. Содержимое его адресного регистра и регистра управления (заранее подготовленные) передаются на соответствующие шины магистрали 14 и поступают на все селекторы адресов устройств центрального канала системы, в которых фиксируется до начала применения определенный адрес устройства, отличающий его от других устройств системы. Предположим, задатчик обращается кодному из устройств 2, 7;. центрального канала. Селекторы адресов этих устройств производят сравнение адреса на магистрали 14 с собствснным адресом устройства, Через некоторое время задатчик Формирует на соответствующей шине магистрали 14 сигнал1432580.2 Составитель И.Кузнецовица Техред М.Моргентал дактор Н орректор И.Иуск 558 Подписноедарственного кочнтета СССРизобретений и открытийЖ, Раушская наб., д, 4 каз 58 Т ВНИИПИ Гос по дела 133035, Москв580 5 1432 "Синхронизация от задатчика" (СХЗ). Устройство, адрес которого совпал с 11 адреоом на соответствующих шинах магистрали 14, получает сигнал СХЗ иузнает, что оно привлекается к пере,даче в качестве исполнителя. Устройство в соответствии с состоянием шин 14 управления либо принимает данные иэ канала связи, либо передает их в 10 канал связи и через некоторое время отвечает сигналом "Синхронизация отсполнителя" (СХИ). Задатчик, полу, чив сигнал СХИ, либо сразу сбрасыват сигнал СХЗ (операция передачи ин Бормации из задатчика в исполнительапись), либо принимает данные аотом сбрасывает СХЗ. Через некотороеремя задатчик сбрасывает сигналы адеса, управления и данных (при опеации "Запись" ) и сигнал ЗЛН освоождая тем самым канал связи для 7 руих устройств. Исполнитель, восприяв сброс сигнала СХЗ, сбрасывает.игнал СХИ и Д (при операции чтения),результате канал приходит в исхсдое состояние. Если на сигнал СХЗ эаатчиком не получен сигнал СХИ в теение некоторого времени, то в заатчике Фиксируется ошибка и им прозводится сброс ранее сформированных.гналов.Применительно к процедуре инициации системы операции чтения может оьггь использована процессором (как и любым эадатчиком) для получения йнформации от устройства о его сте" фени готовности к работе, а операция "Запись" " для запуска в устройстве1 сакой-либо операции. 40Процедура инициации устройств периферийных каналов производится следующим образом, Задатчик в центральном канале (в данном случае процессор) Формирует сигналы адреса (А), 46правления (У), данных (Д) и СХЭ в магистрали 14 в рассмотренной последовательности. В данном случае адрес является адресом одного из устройств 8; или 9, периферийного канала. Состояние адресных шин,анализируется блоком 3 реконфигурации.системы. Если поступивший адрес принадлежит одному из устройств периферийной магистрали, то блок 3:снимает низкие уровни сигнала в шине 23 запрета и в одной из шин 24, соответствующей пе" риферийному каналу, в котором . находится требуемое устройство. В результате шины ЗАН, А, Д, У и СХЗпередаются через блок 4 элементов запрета, коммутатор 6 и соответствующий блок 10 элементов запрета группы блоков элементов запрета в соответствующую периферийную информационно-управляющую магистраль 17 . Дальше произво 1дится обмен информацией между задатчиком центрального канала и исполнителем периферийного канала аналогично описанной процедуре обмена между эадатчиком и исполнителем центрального канала. Когда задатчиком центрального канала сбрасываются сформированные им сигналы в шинах 14, блоком 3 запрещается трансляция сигналов через блоки 4 и 10, и система возвращается в исходное состояние.В системе для организации параллельной работы высокопроизводительного процессора с медленно действующими устройствами 2 и 8 ввода"вывода и высокоскоростными устройствами 9 прямого доступа используется много" уровневая система прерываний. Устройства 2 и 8; запрашивают по шинам магистралей 15 и 18; прерывание работы процессора на обработку Информации в своих регистрах. Устройства 9 запрашивают блок 3 об использовании канала связи, Запросы магистралей 15 и 18 поступают в анализатор 1 запросов, который производит их арбитр, выделение наиболее приоритетного запроса. Устройствам 9; прямого доступа в память, способным выполнить передачу информации без использования процессора, присваивается наивысший приоритет - приоритет прямого доступа, так как они требуют обслуживания за ограниченный интервалвремени, в противном случае в них может происходить потеря информации, подготовленной к передаче. К каждому уровню приоритета может быть подключено достаточно большое (в арХитектурном смысле неограниченное) число устройств.Чтобы анализатор 1 запросов и блок 3 могли выделить из группы запрашивающих устройств по магистралям запроса прерываний 15, 18; и запроса прямого доступа 1;9; и подключенных к данному уровню приоритета устрой" ство, имеющее высший приоритет на данном уровне приоритета, в систему вводят однонаправленные шины 16, 20 и 21;, число которых равно числууровней приоритета. Эти шины последовательно проходят через все устройства, подключенные к данному уровню приоритета, причем чем ближе вэлектрической цепи и источнику сигнала располагается устройство, темболее высокий приоритет на данном уровне оно имеет. Источником шин разрешения прерывания является анализатор 1 запросов центрального канала, а шин 21; разрешения прямого досту" па - блок реконфигурации системы.После того, как процессором осуществлена процедура инициации устройств, в системе возможна одновременная работа нескольких каналов (по 1 О числу инициированнык каналов), Рассмотрим автономную работу, одного изпериферийнык каналов; Устройство 9прямого доступа, инициированное процессором, осуществляет процедуру захвата соответствующего периферийного ,канала, формируя низкий уровень сигнала. Запрос прямого доступа (ЗПД) 19 . Низкий уровень поступает в блок 3, который производит анализ поступившего запроса. При выполнении определенных условий (см. описание работы блока 3) блоком выдается разрешение прямого доступа - высокий уровень сигнала 21; .Получив сигнал 21;, устройство 9 при определенных условиях (см. описание работы устройства управления прерыванием) формирует низкий уровень на шине ЗАН в магистрали 17; становится задатчиком - сбрасывает сигнал 19 и отвечает блоку 3 низким уровнем сигнала "Подтверждение выборки" (ПВБ) в магистрали 17;. Блок 3 на сигнал ПВБ отвечает сбросом высокого уровня шины 21;, а устройство 9; в свою очередь сбросом сигнала ПВБ. На этом процедура захвата пери 30 35 40 ройство 9, может осуществлять обмен информации с исполнителем, например 7 аналогично рассмотренному обмену между задатчиком и исполнителем центрального канала, 50 Обмен в рассматриваемом периферийном канале не оказывает влияния на обмены, осуществляемые в других каналах, Именно поэтому возможна организация параллельной работы нескольких каналов. Устройство 9 занимает периферийный канал на определенное время - время обмена массивом инфор-. ферийного канала заканчивается и устмации с исполнителем 7; . Величина массива задается процессором, После окончания передачи массива устройство 9; освобождает канал и уведомляет об этом процессор операцией "Прерывание" следующим образом.Устройство 9, формирует низкий уровень на соответствующей шине магистрали 18, запроса прерывания.Пройдя через блок ИЛИ 12 и коммутатор 6, низкий уровень появляется на соответствующей шине магистрали 15 запросов прерывания центрального канала, который поступает в анализатор 1. Анализатор 1 производит арбитраж - выделение наиболее приоритетного запроса - и при определенных условиях (см. описание работы анализатора 1) отвечает высоким уровнем соответствующей шины в магистрали 16. Высокий уровень этой шины в магистрали 16 последовательно распространяется через блоки 2, которые имеют более высокий приоритет на данном приоритетном уровне, и достигает входа анализатора 5 запросов периферийных каналов в случае отсутствия запросов со стороны блоков 2Анализатор 5 передает высокий уровень в шины 22, а коммутатор 6 - в шины 20 разрешения прерывания. Коммутатор 11 сигналов разрешений производит передачу высокого уровня шин 20 в одну из магистралей 20, в соответствии с ранее поступившими в него запросами на прерывание 18; и их приоритетом. Высокий уровень, распространяясь по соответствующей шине магистрали 20;, достигает устройства 9; - источника запроса в магистрали 18 который отвечает низким уровнем сигнала ПВБ в магистрали 17;, который, пройдя через блок 3, появляется в магистрали 14. Анализатор 1 в ответ на низкий уро" вень сигнала ПВБ в магистрали 14 сбрасывает высокий уровень в соответствующей шине магистрали 16, который, пройдя последовательно через анализатор 5, коммутаторы 6 .и 11, появляется. в соответствующей магистрали шине 20;. Устройство 9; отвеча" ет сбросом сигнала в соответствующей шине магистрали 18; и при определенных условиях формирует сигналы ЗАН в магистрали 17; - становится задатчиком, свой вектор прерывания на шинах Д и сопровождает их сигналом "Прерывание". Под действием последнего блок3 реконфигурации восстанавливает логическую связь между магистралями 4 и 17 - формирует высокие уровни вшинах 23 и 24;. В результате анали- затор 1 воспринимает низкий уровень шины ПРЕР в магистрали 14, запоминает состояние шин Д и отвечает сигналм СХИ в магистрали 14. Пройдя через блок 4, коммутатор 6 и блок 10, сигнал СХИ по магистрали 17; достигает устройства 9, которое в ответ сбрасывает все ранее установленные им сигналы, и система переходит в ис- . ходное состояние. Логическая связь ижду магистралями 14 и 17; раэрывае ся. Аналогично производится операция "Прерывание" по инициативе однсг из устройств 8. Операция "Прерывание" по инициативе одного из уст" рфйств 2 с точки зрения протокола сбмЬна между блоками 1 и 2 происходит аалогично, однако связь между магистралями 14 и 17, при ее выполнении не восстанавливается.25В системе для организации одновременной работы нескольких каналов не требуется жесткая, Фиксированная загрузка массивов, обрабатываемых устройствами 9, в определенные блоки 71 .,- памяти, как это имеет место в30 известной системе. Невыполнение этого условия в последней не дает воз-, мжности организовать полную паралл ьную работу каналов. В системе массив данных, обрабатываемый уст р 6 йством 9, может располагаться в любом блоке 7;поскольку каждый из них одинаково доступен для любого устройства 9; в силу многопортовости блоков 7;. . 40В предлагаемой системе производительность повышается даже при наличии только одного блока 7 за счетперекрытия циклов обмена в централь" ном и периферийном каналах, что не 45 присуще известной системе.В системе повышается уровень отказоустойчивости от катастрофического отказа в периферийных каналах. Если в известной системе неисправность, возникающая в одном из каналов, авто. матически проявляется (транслируется) во всех других каналах, то в предлагаемой системе она локализуется в пределах отказавшего канала, 551В системе уменьшается вероятность сбоев в работе устройства прямого доступа, поскольку уменьшается время доступа этих устройств к ресурсам системы.Система характеризуется более высокой надежностью подсистемы прерывания эа счет замены последовательного характера распространения сигналовпрерывания между периферийными каналами на параллельный путем введениякоммутатора 11,Отдельные блоки иузлы системы работают следующим образом.На Фиг.4 представлена функциональная схема анализатора 1 запросов центрального канала, являющаяся частьюпроцессора, а на фиг.5 и 6 - временная диаграмма и алгоритм его работысоответственно. Сигналы центральноймагистрали 15 запросов прерыванийпоступают на входы Р В регистра58 запросов прерываний. С приходомстроба 59 опроса сигналов запросовпередачи от процессора состояние ма,гистрали 15 Фиксируется в регистре58, выходы которого подсоединены кблоку 60 сравнения, представляющемусобой блок выбора наиболее приоритетного запроса и выполненному на элементах И-НЕ. Все схемы И-НЕ подсоединены к выходу триггера 61, фиксирующего состояние центральной магистрали62 запросов передачи прямого доступа(ЗПД) в момент прихода от процессорастроба 63 запроса передачи прямогодоступа.1Чтобы не перегружать функциональ"ную схему анализатора 1, цепи и элементы, способствующие его переводу висходное состояние при включении питания, опущены. В реальном арбитреэта процедура осуществляется под действием сигнала "Подготовка" в магистрали 14. При дальнейшем рассмотренииработы анализатора 1 предполагаетсячто его триггеры и регистры в исходном состоянии сброшены.Анализатор 1 запросов в режиме арбитража по прямому доступу работаетследующим образом. С приходом строба63 опроса ЗПД и при наличии сигналав шине 62 триггер 61 переходит всостояние логической единицы. Низкий,уровень на выходе Я триггера 61 блокирует работу блока 60 сравнения, асигнал с выхода Ч поступает на первый вход элемента И-ИЛИ 64 и при отсутствии сигнала ПВБ 65 в центральной информационно-управляющей магистрали 14 формируется в шине 66 высо 11 1432кий уровень, В ответ на этот сигналустройство (источник сигнала ЗПД) снимает сигнал на шине 62 и подтверждаетпринятие сигнала с шины 66 формированием низкого уровня сигнала 65. Анализатор 1 запросов в ответ снимаетвысокий уровень в центральной магистрали 66 разрешения прямого доступа,и в результате, блок возвращается висходное состояние. 10Рассмотрим процедуру арбитража длясигналов центральной магистрали 15запросов прерываний. С приходом отпроцессора строба 59 опроса ЗП в регистр 58 залисывается состояние маги страли 15. Если блок 60 сравнения неблокирован триггером 61, то на одномиз его выходов, соответствующих наиболее приоритетному запросу на магист 1 али 15 в данный момент времени, 20формируется низкий уровень (логическая единица), Выходы блока 60 сравнения соединены с второй группой входов компаратора 67, первая группавходов которого соединена с выходами разрядов регистра 68 команд и состояний процессора, в которых фиксируется приоритет программы, выполняемой процессором в текущий момент вре"мени, Компаратор 67 сравнивает приоритет процессора с наиболее приоритетным запросом в магистрали 15. Естли приоритет процессора ниже приоритета запрашивающего устройства, навыходе компаратора 67 формируется вы-З 5сокий уровень, который поступает напервый вход схемы И 69. При отсутствии сигнала ПВБ 65 на выходе схемы69 появляется высокий уровень, который поступает на вторые входы схем 4070 и на вход Б триггера 71, В результате триггер 71 переходит в состояниелогической единицы, а на одном из выходов схем 70, соответствующих наиболее приоритетному запросу, появляется 5высокий уровень, который поступает вмагистраль 16,Устройство-источник соответствующего сигнала ЗП в ответ на приход .сигнала 16 разрешения прерыванияформирует в магистрали 14 сигнал ПВБ65, который в центральном арбитре поступает на второй вход схемы И 72,что приводит к появлению на ее выходе высокого уровня. В результате регистр 58 переходит в исходное состояние, а сигнал в центральной магистрали 16 разрешения прерывания сбрасывается. Когда устройство-источник 12580запроса становится задатчиком в системе, оно формирует в центральной информационно-управляющей магистрали14 сигнал "Прерывание" (ПРЕР) 73 иинформацию на шинах 74 данных, Сигнал 73 поступает на первые входы схемИ 75, 76 и через время, отрабатываемое элементом 77 задержки, сигнал 80высокого уровня поступает на управ-,ляющие входы триггера 78 и регистра 79. Триггер 78 фиксирует факт прихода ПРЕР 73, а регистр 79 запоминаетсодержимое шин 74 данных в центральной информационно-управляющей магистрали 14. Усгройство-задатчик по шинам74 передает информацию, однозначноопределяющую устройство-источник прерывания. Выдержка времени элементом77 необходима для завершения переходных процессов в канале и записи в регистр 79 достоверной информации. Высокий уровень выхода триггера 78 вызывает сброс триггера 71 и формирование в магистрали 14 сигнала "Синхронизация" от исполнителя сигнала СХИ40После прихода в анализатор 1 запросов сброса сигнала 73 сигнал 40также сбрасывается. На этом процедура арбитража и операция "Прерывание" в канале связи заканчивается.Информация о факте прерывания 81 иоб источнике прерывания 82 поступает в процессор, который после ееобработки сбрасывает триггер 78 ирегистр 79 сигналом 83, и схемавозвращается в исходное состояние,Прежде чем приступить к подробному объяснению работы устройств системы (ее ресурсов) приведем их сравнительные структурные схемы, которыепозволяют более наглядно перейти отописания системы к описанию отдельных устройств, а также выявить общиефункциональные блоки в блоках 7;+памяти, устройствах 2 и 8; ввода-вывода и в устройствах 9; прямого доступа в память (фиг, 7),Как уже приводилось в описании системы, любому ее устройству (будь то блок памяти, устройство ввода-вывода или устройство прямого доступа) присваивается определенный адрес, который позволяет, отличать данное уст" ройство от всех других устройств системы, Во всех устройствах системы имеется специальный блок, выполняющий функции опознавания своего адреса, - блок 84 сравнения.В системе с одной магистралью влюбой операции обмена информациейвсегда участвуют два устройства,свя"занные между собой как эадатчик (управляющее устройство) и исполчитель 5(управляемое устройство). Все другиеустройства, которым требуется маги. -страль для обмена, информируют обФтоманализатор 1 запросов центральЙого канала по шинам магистрали запро 10да прерываний, Часть устройства, ответственная за формирование сигналовзапросов прерываний и обмена сигналами с анализатора 1 вплоть до тогомомента, когда устройство становится9 адатчиком, называется устройствомй 5 управления прерыванием. Устройство ввода-вывода запрашивает каналсвязи только для уведомления процесора о завершении устройством ойераи, инициированной ранее процессором, или об обнаружении ошибки в проессе операции.Принцип связи между устройствамисистемы - асинхронный, что позволяет 25участвовать в обмене устройствамиразличного быстродействия. Однако,чтобы не занимать единственную магистраль надолго, каждое устройствофмеет не менее одного буферного регистра 8 б данных для быстрого приемаЙ выдачи данньсс.В ЭВМ с магистральной структуройправление устройствами выполняетсяпомощью адресуемых регистров уст 1 ойства, отдельные разряды которыхсуществляют требуемые операции упавления. Эти регистры входят в состав местного устройства 87 управления, которое осуществляет выбор од" 40ного иэ регистров устройства, производит запись или считывание информации в буферные регистры 86, а также инициирует ту или иную операцию висполнительном механизме (периферийный апtарат),Устройства прямого доступа в память, кроме указанных операций, могут запрашивать магистраль для обмена информацией с оперативной памятьюили любым другим устройством без по"мощи процессора. Эти устройства споСобны Функционировать в режиме эадатчика, т,е. имеют возможность уп-.равлять этим обменом самостоятельно.Эти функции осуществляются устройством 88 управления задатчика.Блоки оперативных запоминающихустройств, кроме указанных функциональных частей, содержат запоминающую среду, состоящую из взаимосвязанных запоминающих элементов.Уровень детализации функциональных частей блоков 7; за исключением блока 84 сравнения, соответствует уровню стандартных функциональных элементов и не требует дальнейшей конкретизации, Местное устройство 87 управления здесь вырождается в де" шифратор кодов операции, из которых основными являются операции чтения и записи. Функции запоминающих устройств ограничены исключительно хранением информации в запоминающей среде.Блок 84 сравнения является распространенным функциональным элементом, который представляет собой адресный дешифратор с усеченным числом выходов, в данном случае одним. Блок сравнения может быть выполнен различными способами. В частности, блок сравнения устройств 2 и 8ввода-вывода, устройств прямого доступа может быть выполнен на основе одноразрядного постоянного запоминающего устройства. адресные входы которого соединяются с адресными шинами информационно-управляющей магистрали. До начала применения логическая единица заносится аппаратно (путем прожига плавких перемычек в постоянном запоминающем устройстве) только в те ячейки, которые соответствуют адресу, выделенному для данного устройства, При этом логическая единица на выходе блока 84 сравнения имеет место только при совпадении адреса, заФиксированного аппаратным путем, с адресом, пришедшим по информационноуправляющей магистрали 14. Функциональная схема местного устройства 87 управления представлена на фиг.8, на фиг,9 - алгоритм ее работы. После включения питания машины в информационно-управляющей магист" рали 14 появляется сигнал "Подготовка" 41, переводящий все устройства системы в исходное состояние, В местном устройстве 87 управления сигнал 41 заводится на установочные входы регистра 89 команд и регистра 90 сос" тояний, а также на первый вход схемы ИЛИ 91, выход которой подсоединен к установочному входу "Занято" триггера 92. В исходном состоянии укаэанные регистры и триггер сброшены. Как ужеотмечалось, в системе управление работой устройств ввода-вывода осуществляется с помощью адресуемых регистров,в данном случае регистра 89. Установка в логическую единицу Отдельных битов этого регистра возбуждаетту или иную операцию в устройстве.Такими операциями могут быть: перемотка ленты, установка головки в исходное состояние, возврат каретки и дру 10гие, специфические для каждого устройства операции. Ряд битов имеетуниверсальное значение для всех устройств системы, например бит разрешения прерывания, бит запуска операциичтения (выводы информации из данногоустройства), бит запуска операции записи и др.,Рассмотрим операцию записи информации в устройство ввода-вывода,которая представляет собой записьтребуемой информации в буферный регистр 93 и установку бита запускаоперации "Запись" в регистре 89. Доступ к указанным регистрам может бытьразрешен при совпадении логическихединиц на входах элемента И 94. Первый вход схемы И 94 соединен с выходом блока 84 сравнения, второй вход -с .сигналом синхронизации задатчика48 в магистрали 14, а третий - с выходом Ц триггера 92. Если устройствосвободно, адрес на магистрали 14 совпал с адресом устройства (старшиезначения разряда адресных шин) и 35пришел управляющий сигнал от задатчика, на выходе схемы И 94 появляется высокий уровень. Последний поступает на управляющие входы дешифратора 95 регистра и дешифратора 96 40кода операции. Первый производит декодирование младших значащих разрядов адресных шин 37 и выбор одногоиз регистров устройства, а второйдекодирование операции, затребованной задатчиком и определяемой шиной97 управления в магистрали 14. Врассматриваемом случае выход Во дешифратора 95 соответствует регистру93, а выход В - регистру 89. Аналогично выход В дешифратора 96 соответствует операции "Запись", а выходВ - операции Чтение". При организации записи в регистр 93 на выходахВо дешифраторов 95 и 96 появляютсявысокие уровни и, как следствие,на выходе элемента И 98. С выходаэлемента И 98 высокий уровень поступает на адресный вход Амультиплексора 99 и на вход элемента 100 задержки. Мультиплексор 99 настраивается на прием с магистрали 14 и передает состояние шин 101 данных на вход буферного регистра 93. Через некоторое время, отрабатываемое элементом 100 и достаточное для установки достоверной информации на информационных входах регистра 93, высокий уровень передается через элемент ИЛИ 102 и производит запись информации в регистр 93 по динамическому управляющему входу. Сигналы с выходов регистра 93 поступают на соответствующие первые входы элементов И 103, а также в периферийный аппарат 104. Аналогично производится запись в регистр 89 при формировании высокого уровня на выходе элемента И 105.Сигналы с выходов Црегистра 89 поступают в периферийныи аппарат 106 и возбуждают специфичную для каждого устройства операцию, затребованную задатчиком. Сигнал с выхода элемента 94 возбуждает элемент 107 задержки, время срабатывания которого выбира - ется с учетом максимального времени выполнения операции чтения илп записи, после истечения которого низкий уровень поступает на шину СХИ 43 магистрали 14 и через элемент НЕ 108 на управляющий вход триггера 92,. что вызывает переход устройства в состояние "Занято" (установка 92). В ответу на сигнал 40 задатчик сбрасывает сигнал СХЗ 39, который вызывает сброс сигнала СХИ 40, Сбросом сигнала 40 заканчивается обмен информацией между задатчиком и исполнителем по магистрали 14. Установка триггера 92 вызывает блокировку устройства, т,е. запрещаются повторные обращения к устройству вплоть до тех пор, пока устройство не выполнит операцию, затребованную задатчиком. Результат выполнения операции 109 заносится периферийным аппаратом в регистр 90 по сигналу 110 и устройство переходит в состояние "Свободно" - сброс триггера 92 по сигналу 111.Возможны следующие результаты выполнения операции - устройство успешно завершило операцию, устройство не может выполнить операцию (не подключен носитель информации, на периферийном аппарате нет питания и т.д,) или в процессе выполнения операции была обнаружена ошибка, 0 результате выполнения операции задатчик мо